Cos è il VHDL. Il VHDL è un linguaggio standard per la descrizione dell hardware

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Fortunato Poletti
6 anni fa
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1 Cos è il VHDL Il VHDL è un linguaggio standard per la descrizione dell hardware E stato introdotto negli anni 80 nell ambito di un progetto del dipartimento della difesa statunitense denominato VHSIC (Very High Speed Integrated Circuits). VHDL= VHSIC Hardware Description Language Nel 1987 il VHDL è stato adottato come standard dalla IEEE (Institution of Electrical and Electronics Engineering): VHDL-87 Nel 1993 lo standard è stato revisionato dalla IEEE. Versione attuale del linguaggio: VHDL-93 Per fortuna, il VHDL-93 differisce solo in pochi dettagli dal VHDL-87 (gli esempi del corso, salvo diversa indicazione, possono essere analizzati con un sistema di sviluppo che supporta uno qualsiasi dei due standard) 1

2 Altri linguaggi per la descrizione dell hardware VERILOG: inizialmente linguaggio propietario della Cadence, è attualmente standard IEEE. Il VHDL ed il VERILOG coprono la grande maggioranza delle applicazioni, con una progressiva tendenza a favore del VHDL. Esistono altri linguaggi, molto spesso propietari, meno generali del VHDL e del VERILOG: ABEL (Advanced Boolean Equation Language) inizialmente proprietario di DATA I/O corp. è ora supportato da XILINX sintassi semplice ed intuitiva - poco flessibile adatto per progetti non complessi (PLD) AHDL (Altera Hardware Description Language) supportato da ALTERA simile ad ABEL 2

3 A cosa serve il VHDL? Flusso di progetto di un sistema digitale integrato livelli di astrazione Specifiche Descrizione comportamentale Descrizione RTL register-transfer gate transistor layout VHDL utilizzato nei tre livelli: comportamentale, RTL, gate per: - Simulazione - Sintesi (passaggio automatico da un livello di astrazione ad un altro inferiore) 3

4 Simulazione VHDL descrizione VHDL comportamentale (alto livello) test bench VHDL (stimoli di ingresso) Simulatore VHDL forme d onda file dati test bench identici! descrizione VHDL gate-level (basso livello) test bench VHDL (stimoli di ingresso) forme d onda Simulatore VHDL file dati VERIFICA: risultati identici per descrizioni comportamentali e gate-level 4

5 Sintesi VHDL descrizione VHDL comportamentale (alto livello) definizione del dispositivo target direttive di sintesi Sintetizzatore VHDL files di report netlist programma di place & route modello per simulazione post-layout (VHDL) files di report file per programmazione FPGA / CPLD 5

6 Simulazione e Sintesi VHDL Sono processi completamente differenti (per una stessa decrizione VHDL) Simulazione: verifica comportamento Ingresso - Uscita Sintesi: passaggio automatico da una descrizione ad alto livello (comportamentale) ad una a basso livello (netlist) Si utilizzano programmi CAD completamente differenti per le fasi di sintesi e di simulazione (sia la fase di sintesi che quella di simulazione prevedono un passo intermedio di compilazione del listato VHDL) Solo un limitato sottoinsieme del VHDL è sintetizzabile! 6

7 Vantaggi del VHDl (rispetto a schematic entry) potenza e flessibilità: il VHDL ha dei costrutti linguistici molto potenti che consentono di descrivere con poche righe circuiti di decine di migliaia di gates (il progettista si può concentrare sul comportamento del sistema, non su i dettagli implementativi) progettazione device-independent: il VHDL consente di descrivere il funzionamento di un sistema senza dover preventivamente decidere il dispositivo per l implementazione => riutilizzo in più progetti => utilizzo di Intellectual Properties (IP) portabilità: il VHDL è uno standard perfettamente codificato: una descrizione VHDL simulata con sistemi di sviluppo differenti, su piattaforme hardware differenti) fornisce gli stessi risultati (almeno in teoria...) riduzione dei tempi di sviluppo e dei costi 7

8 Svantaggi del VHDl (sintesi) decide (quasi) tutto il sintetizzatore: si ha poco controllo nel definire l implementazione gate-level di un sistema descritto ad alto livello (direttive di sintesi) il circuito sintetizzato può non essere efficiente: molto spesso ciò è dovuto ad una descrizione VHDL inefficace (come un programma C scritto male può essere molto lento o richiedere eccessiva memoria, un codice VHDL scritto male può dar luogo ad una logica inutilmente complessa) la qualità del circuito sintetizzato varia da tool a tool: problema meno sentito, grazie al continuo miglioramento dei sistemi di sviluppo. 8

9 Osservazioni sull utilizzo del VHDl per la sintesi Solo un sottoinsieme del VHDL è sintetizzabile: Il VHDL è un linguaggio completo (e complesso) e consente: operazioni su files, definizione di puntatori ecc. che non hanno corrispettivo hardware. è necessario conoscere quali costrutti sono sintetizzabili, e con quali limitazioni. I sintetizzatori VHDL, a volte, non effettuano alcuni controlli sul codice: è possibile avere descrizioni VHDL sintetizzabili ma non simulabili! è possibile avere descrizioni VHDL sintetizzabili e simulabili, ma con comportamenti pre e post sintesi defferenti! 9

10 Tecnologie per la realizzazione di sistemi digitali artigianale full-custom standard cell complessità tecnologica Sistema digitale semi-custom gate-array sea of gates costi NRE time to prototype densità, velocità, #gate programmabile FPGA CPLD PLD FPGA CPLD gate arrays full-custom Costo Volume di produzione 10

11 Sistemi full-custom Devono essere completati tutti i passi tecnologici (maschere) necessari per realizzare il circuito integrato approccio artigianale : elemento atomico = rettangolo di layout (polisilicio, diffusione ecc.) Massima flessibilità + Massima complessità approccio standard-cell : elemento atomico = cella appartenenete ad una libreria (potre NAND, AOI, mux, flip-flop ecc) Sistema descritto come interconnessione di celle di libreria (netlist) Piazzamento e collegamento delle celle: automatico La netlist viene ottenuta molto spesso tramite sintesi di una descrizione VHDL ad alto livello 11

12 Sistemi semi-custom gate array: circuito di partenza prediffuso (master) opportunamente personalizzato Celle logiche prediffuse canali di collegamento per personalizzazione pin di I/O I master sono tutti uguali fra loro e vengono prodotti in larga scala, abbassando i costi di produzione Personalizzazione = definizione di linee di collegamento in metal I (pochi, semplici passi tecnologici) (ridotto time to prototype) Non vengono sfruttate tutte le celle del master (utilizzo non ottimale del Silicio) 12

13 Logiche programmabili Dispositivi più semplici (fino a circa 1kgate): PLD (Programmable Logic Devices) Struttura interna di una semplice PLD PLA (Programmable Logic Array) I1 I2 I3 I4 P1 P2 P3 P4 P5 Y1 Y2 Y3 Piano AND + piano OR programmabili Realizzano funzioni logiche espresse come somma di mintermini Schema semplificato di una PLA I1 I2 I3 I4 P1 P2 P3 P4 P5 Y1 Y2 Y3 13

14 Logiche programmabili (2) PAL: piano AND programmabile + piano OR fisso I1 I2 I3 I4 x x Y1 Y2 Y3 Logica in due passi e programmazione della polarità dell uscita I1 I2 I3 I4 x x x +Vdd +Vdd +Vdd Z1 Z2 Z3 Y1 Y2 Y3 Struttura di principio PAL con macrocelle di uscita: I1 I2 I3 I4 Matrice logica programmabile Clock Macrocelle di uscita Y1 Y2 Y3 14

15 PLD complessi (CPLD) Matrici Logiche programmabili (FPGA) CPLD: insieme di blocchi logici di tipo PAL, collegabili grazie ad un insieme di interconnessioni programmabili Blocco Logico Blocco Logico I/O Blocco Logico Blocco Logico Interconnessioni programmabili Blocco Logico Blocco Logico I/O Blocco Logico Blocco Logico FPGA: struttura di tipo gate array : molte celle logiche programmabili, relativamente semplici, collegabili grazie ad un insieme di interconnessioni programmabili Interconnessioni programmabili Blocchi di I/O Celle logiche 15

16 Confronto CPLD-FPGA Da un punto di vista applicativo: FPGA e CPLD molto simili Flusso di sviluppo analogo struttura interna: CPLD struttura a grana grossa (poche celle, alquanto complesso) FPGA struttura a grana fine (molte celle, alquanto semplici) (maggior numero di flip-flop) tempi di propagazione FPGA molto dipendenti dalle interconnessioni: poco predicibile prima della fase di place and route molto variabile a seconda dell applicazione. 16

17 Tecniche di programmazione: antifuse: consente di creare, in maniera irreversibile, un collegamento fra due linee di metal. non riprogrammabile; non volatile (ACTEL, QuickLogic) linee di interconnessione in metallo metal 3 antifusibile in silicio amorfo metal 2 via di collegamento via di collegamento metal 1 substrato SRAM + transmission gate: riprogrammabile; volatile; richiede ROM di boot (Xilinx XC4000, Altera Flex 10k,...) N W c e lla S R A M c e lla S R A M c e lla S R A M O c e lla S R A M S c e lla S R A M c e lla S R A M EPROM; EEPROM: nonvolatile; non richiede ROM di boot ; riprogrammabile (EEPROM) (Xilinx EPLD, Altera Max,...) 17

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