Introduzione al VHDL Lezione 1
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- Edoardo Casadei
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1 Introduzione al VHDL Lezione 1 Cristina Silvano Università degli Studi di Milano Dipartimento di Scienze dell Informazione Via Comelico 39/41, I Milano (Italy) Tel.: silvano@elet.polimi.it 3/7/01 Cristina Silvano - Università degli Studi di Milano 1 Sommario Introduzione Struttura di un modello VHDL: Interfaccia del modello Funzionalità del modello Metodologia di simulazione Concetti base del VHDL: Livelli di astrazione Concorrenza Sequenzialità Gerarchia Temporizzazioni 3/7/01 Cristina Silvano - Università degli Studi di Milano 2
2 Introduzione La tecnologia microelettronica, basata sull utilizzo dei semiconduttori, ha subito un enorme evoluzione negli ultimi decenni. Il continuo incremento del livello di integrazione dei dispositivi microelettronici ha permesso la realizzazione di sistemi di complessità crescente. L elevato livello di integrazione implica: Raggiungimento di prestazioni sempre più spinte Riduzione dei costi umento dell affidabilità La rapida evoluzione tecnologica del mercato microelettronico rende un circuito rapidamente obsoleto Riduzione del time-to-market di un circuito o sistema digitale Riduzione dei tempi di sviluppo. Importanza strategica delle metodologie e dei tool CD (Computer ided Design) per raggiungere gli obiettivi di progetto nel rispetto dei tempi di sviluppo. 3/7/01 Cristina Silvano - Università degli Studi di Milano 3 Obiettivo Creazione di modelli di circuiti e sistemi digitali utilizzando un linguaggio di descrizione dell hardware integrato in un ambiente di progetto ED (Electronic Design utomation) per la sintesi e la simulazione. HDL (Hardware Description Language): VHDL Verilog VHDL VHSIC Hardware Description Language Linguaggio per creare modelli di progetti hardware VHSIC Very High Speed Integrated Circuit mbienti di progetto per creare, compilare, e simulare modelli descritti in VHDL: ModelSim di Mentor Graphics 3/7/01 Cristina Silvano - Università degli Studi di Milano 4
3 VHDL Nato negli anni 80 come progetto del U.S. Department of Defense. Version 7.2: prima versione pubblica del linguaggio disponibile nel IEEE Std : primo standard completo del linguaggio. IEEE Std : versione aggiornata del linguaggio rilasciata nel IEEE Std 1164: definisce un package standard per il tipo di dato MVL9 (Multi Valued Logic, 9 valori). 3/7/01 Cristina Silvano - Università degli Studi di Milano 5 Il processo di modellizzazione in VHDL Lo sviluppo di un modello VHDL a partire dalla specifica concettuale avviene attraverso un processo di raffinamento basato sulla ripetizione delle fasi di compilazione, analisi e simulazione. Compilazione nalisi nalisi Simulazione La specifica concettuale consiste in una descrizione: dell INTERFCCI del modello; della FUNZIONLIT del modello. 3/7/01 Cristina Silvano - Università degli Studi di Milano 6
4 Struttura di un modello VHDL Design Entity Entity Declaration INTERFCCI rchitecture ody FUNZIONLIT 3/7/01 Cristina Silvano - Università degli Studi di Milano 7 Design Entity L unità di base di un modello VHDL consiste nella Design Entity, che può rappresentare un intero sistema, una PC (Printed Circuit oard), un circuito integrato oppure una porta logica elementare. La Entity Declaration definisce l interfaccia del modello. L rchitecture ody definisce la funzionalità del modello. ll interno di un modello VHDL, ad una stessa Entity Declaration possono corrispondere diverse rchitecture ody. Un modello VHDL può essere creato a diversi livelli di astrazione (behavioral, dataflow, structural) secondo un processo di raffinamento del modello iniziale. 3/7/01 Cristina Silvano - Università degli Studi di Milano 8
5 Modello VHDL Supporta descrizione della funzionalità del modello a diversi livelli di astrazione: DESCRIZIONE COMPORTMENTLE o EHVIORL supporta descrizioni algoritmiche; DESCRIZIONE FLUSSO DTI o DTFLOW supporta descrizioni a livello di trasferimento del flusso dati tra registri. DESCRIZIONE STRUTTURLE o STRUCTURL supporta descrizioni di strutture composte dall interconnessione di componenti di livello gerarchico inferiore. DESCRIZIONE MIST 3/7/01 Cristina Silvano - Università degli Studi di Milano 9 Struttura di un modello VHDL d una singola interfaccia di un modello VHDL possono corrispondere diverse rchitecture ody ciascuna descritta ad un diverso livello di astrazione (comportamentale, dataflow, strutturale o mista). Ogni diversa architettura rappresenta una diversa realizzazione della stessa funzionalità del modello per mettere in luce un diverso aspetto progettuale cioè fornisce una diversa implementazione di una stessa funzionalità. 3/7/01 Cristina Silvano - Università degli Studi di Milano 10
6 Struttura di un modello VHDL Design Entity Entity Declaration rch. rch. 3/7/01 Cristina Silvano - Università degli Studi di Milano 11 Specifica concettuale La specifica ad alto livello consiste in generale in una descrizione della funzionalità desiderata. Esempio: Creare una entity che riceve in ingresso due segnali digitali e genera in uscita un singolo segnale. Se entrambi i segnali di ingresso sono bassi, il segnale di uscita deve essere alto. Per ogni altra combinazione degli ingressi, l uscita deve essere bassa. entity C 3/7/01 Cristina Silvano - Università degli Studi di Milano 12
7 nalisi della specifica entity C Generazione della tabella della verità: Ingressi Uscita C /7/01 Cristina Silvano - Università degli Studi di Milano 13 Entity Declaration Definisce una entity e la sua interfaccia con l ambiente esterno, non definisce la funzionalità del modello. Formato: entity ENTITY_NME is port (PORT_LIST); -- lista dei segnali di interfaccia; end [ENTITY_NME]; Esempio: Simbolo del modello nor_gate e definizione della entity nor_gate. NOR_GTE C entity NOR_GTE is port (, : in bit; C : out bit); end NOR_GTE; 3/7/01 Cristina Silvano - Università degli Studi di Milano 14
8 Istruzione PORT Identifica l insieme dei segnali di interfaccia della entity per comunicare con l ambiente esterno. Formato: port (NME_LIST: mode type; NME_LIST: mode type) ; Mode identifica la direzione del segnale cioè la direzione del flusso dati attraverso una porta (esempio in, out, inout). Type identifica il tipo del segnale cioè un insieme di valori che il segnale può assumere (esempio 0 e 1) e un insieme di operazioni che possono essere eseguite sul segnale. 3/7/01 Cristina Silvano - Università degli Studi di Milano 15 Esempio di Entity Declaration Design Entity Entity Declaration entity NOR_GTE is port (, : in bit; C : out bit); end NOR_GTE; rchitecture ody 3/7/01 Cristina Silvano - Università degli Studi di Milano 16
9 rchitecture ody Descrive la funzionalità del modello attraverso la definizione delle relazioni funzionali tra gli ingressi e le uscite di un modello. Formato: architecture ODY_NME of ENTITY_NME is -- istruzioni dichiarative -- istruzioni per descrivere la funzionalità del modello end [ODY_NME]; Esempio: NOR_GTE C architecture DT_FLOW of NOR_GTE is C <= nor ; end DT_FLOW; 3/7/01 Cristina Silvano - Università degli Studi di Milano 17 Esempio di rchitecture ody Design Entity Entity Declaration rchitecture ody architecture DT_FLOW of NOR_GTE is C <= nor ; end DT_FLOW; 3/7/01 Cristina Silvano - Università degli Studi di Milano 18
10 Modello VHDL NOR_GTE Design Entity Entity Declaration entity NOR_GTE is port (, : in bit; C : out bit); end NOR_GTE; rchitecture ody architecture DT_FLOW of NOR_GTE is C <= nor ; end DT_FLOW; 3/7/01 Cristina Silvano - Università degli Studi di Milano 19 Creazione del Codice Sorgente Il codice sorgente VHDL può essere posizionato in qualunque directory e scritto usando un qualunque text editor. Il nome del codice sorgente VHDL può essere qualunque (anche se si consiglia di usare il nome stesso della entity) e il suffisso del file deve essere.vhd 3/7/01 Cristina Silvano - Università degli Studi di Milano 20
11 Codice Sorgente nor_gate.vhd nor gate entity NOR_GTE is port (, : in bit; C: out bit); end NOR_GTE; architecture DT_FLOW of NOR_GTE is end DT_FLOW; C <= nor ; 3/7/01 Cristina Silvano - Università degli Studi di Milano 21 Metodologia di Simulazione Il codice sorgente VHDL viene compilato, gli eventuali errori sintattici devono essere corretti e il codice deve essere ricompilato. Il codice compilato viene simulato per analizzare la correttezza della funzionalità descritta nel modello VHDL. Devono essere indicati al simulatore i segnali di ingresso, uscita ed eventualmente anche segnali interni le cui forme d onda devono essere tracciate nel Waveform Editor. Deve essere fornita al simulatore la sequenza degli stimoli relativi ai segnali di ingresso. Inizia la simulazione con il comando run. nalisi delle forme d onda di uscita per verificare se rispecchiano il comportamento desiderato del circuito. 3/7/01 Cristina Silvano - Università degli Studi di Milano 22
12 Simulazione NOR_GTE C /7/01 Cristina Silvano - Università degli Studi di Milano 23 Concetti base del VHDL Supporta la descrizione della funzionalità del modello a diversi livelli di astrazione. Concorrenza: le strutture hardware sono intrinsecamente concorrenti e composte dall interconnessione di componenti elementari (le cui attività avvengono in parallelo). Il concetto di concorrenza supportato sia dai modelli strutturali sia dal concetto di processi multipli concorrenti tra loro. Supporta istruzioni sequenziali all interno di un processo. Gerarchia: data la complessità progettuale occorre organizzare il progetto su diversi livelli gerarchici, che possono essere descritti a diversi livelli di astrazione. Temporizzazioni: necessità di modellizzare l andamento temporale dei segnali attraverso la descrizione di forme d onda. 3/7/01 Cristina Silvano - Università degli Studi di Milano 24
13 Livelli di astrazione di un modello VHDL Supporta la descrizione della funzionalità del modello a diversi livelli di astrazione: DESCRIZIONE COMPORTMENTLE (EHVIORL); DESCRIZIONE FLUSSO DTI (DTFLOW); DESCRIZIONE STRUTTURLE (STRUCTURL); DESCRIZIONE MIST. 3/7/01 Cristina Silvano - Università degli Studi di Milano 25 Concorrenza Le strutture hardware sono intrinsecamente concorrenti e composte dall interconnessione di componenti elementari. Le attività sono svolte in parallelo dai diversi componenti. Una descrizione strutturale descrive l interconnessione tra componenti elementari. Z C D 3/7/01 Cristina Silvano - Università degli Studi di Milano 26
14 Gerarchia Data la complessità progettuale occorre organizzare il progetto su diversi livelli gerarchici. Una descrizione di tipo strutturale descrive l interconnessione di componenti di livello gerarchico inferiore. I singoli componenti di livello gerarchico inferiore possono essere descritti a diversi livelli di astrazione. a b half_adder a sum b cout temp_sum half_adder a sum sum cin b cout temp_carry_2 full adder temp_carry_1 or2 b a z cout 3/7/01 Cristina Silvano - Università degli Studi di Milano 27 Istruzioni sequenziali Il VHDL supporta istruzioni sequenziali all interno di un processo. 3/7/01 Cristina Silvano - Università degli Studi di Milano 28
15 Concorrenza tra processi Il VHDL supporta il concetto di concorrenza anche attraverso il concetto di processi multipli concorrenti tra loro. 3/7/01 Cristina Silvano - Università degli Studi di Milano 29 Forme d onda Temporizzazioni: necessità di modellizzare l andamento temporale dei segnali attraverso la descrizione di forme d onda cioè di segnali il cui valore logico evolve nel tempo. tempo 3/7/01 Cristina Silvano - Università degli Studi di Milano 30
16 Esempio: Modello di MUX2 Esempio: Scrivere il modello VHDL comportamentale e dataflow del componente MUX2 descritto dalla seguente specifica: MUX2 SEL Z SEL Z /7/01 Cristina Silvano - Università degli Studi di Milano 31 Esempio: Modello di MUX2 entity MUX2 is port (,, SEL: in bit; Z: out bit); end MUX2; -- modello comportamentale -- architecture RC1 of MUX2 is P1: process (,, SEL) if (SEL = '0') then Z <= ; else Z <= ; end if; end process P1; end RC1; -- modello data-flow -- architecture DT_FLOW1 of MUX2 is Z <= when (SEL = '0') else ; end DT_FLOW1; -- modello data-flow -- architecture DT_FLOW2 of MUX2 is Z <= ( and not SEL) or ( and SEL) ; end DT_FLOW2; 3/7/01 Cristina Silvano - Università degli Studi di Milano 32
17 Esempio: Modello di MUX2 Esempio: Scrivere il modello VHDL strutturale del componente MUX2 descritto dalla seguente specifica: MUX2 SEL Z SEL ND2 NOT_SEL Z INV ND2 Z Z1 Z2 OR2 Z 3/7/01 Cristina Silvano - Università degli Studi di Milano 33 Esempio: Modello di MUX2 entity MUX2 is port (,, SEL: in bit; Z: out bit); end MUX2; -- modello strutturale -- architecture STRUCT of MUX2 is component inv is port (: in bit; Z: out bit); end component; component and2 is port (, : in bit; Z: out bit); end component; component or2 is port (, : in bit; Z: out bit); end component; signal NOT_SEL, Z1, Z2: bit; u1: inv port map (SEL, NOT_SEL); u2: and2 port map (, NOT_SEL, Z1); u3: and2 port map (, SEL, Z2); u4: or2 port map (Z1, Z2, Z); end STRUCT; 3/7/01 Cristina Silvano - Università degli Studi di Milano 34
18 Esempi ltri modelli VHDL disponibili nel file: Problemi_VHDL.pdf 3/7/01 Cristina Silvano - Università degli Studi di Milano 35
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