Sommario. Modellizzazione Sintassi Classi di Oggetti Tipi di Dati e Operatori Package e Librerie Processi Esempi di codice VHDL VHDL Testbenches
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- Antonella Basso
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1 Fondamenti di VHDL
2 Sommario VHDL: premessa e introduzione Modellizzazione Sintassi Classi di Oggetti Tipi di Dati e Operatori Package e Librerie Processi Esempi di codice VHDL VHDL Testbenches
3 Premessa
4 Perché c è bisogno di un HDL?
5 VHDL
6 Il processo di modellizzazione
7 Struttura di un modello
8 Struttura di un modello
9 Design Entity
10 Entity Declaration
11 Architecture Body (1/2)
12 Architecture Body (2/2)
13 Esempio (1/4) - Specifica concettuale e analisi
14 Esempio (2/4) Entity Declaration
15 Esempio (3/4) Architecture Body
16 Esempio (4/4) Modello VHDL NOR_GATE
17 Architettura Behavioral
18 Architettura Dataflow (1/2)
19 Architettura Dataflow (2/2)
20 Architettura Strutturale (1/4)
21 Architettura Strutturale (2/4)
22 Architettura Strutturale (3/4)
23 Architettura Strutturale (4/4)
24 da ciascuna unità Configurazioni
25 Progettazione
26 Simulazione
27 Sintesi vs. Simulazione
28 SINTASSI
29 Scrittura del codice sorgente (1/2)
30 Scrittura del codice sorgente (2/2)
31 Codice Sorgente nor_gate.vhd
32 Verifica
33 Esempio di simulazione NOR_GATE
34 Principi di base del VHDL (1/2)
35 Principi di base del VHDL (2/2)
36 Esempio MUX2
37 Esempio MUX2
38 Classi di Oggetti
39 Oggetti
40 Costanti
41 Variabili
42 Segnali
43 Segnali e Variabili
44 Assegnamento di Segnali (1/2)
45 Assegnamento di Segnali (2/2)
46 Concetto di ritardo (1/4)
47 Concetto di ritardo (2/4)
48 Concetto di ritardo (3/4)
49 Concetto di ritardo (4/4)
50 Assegnamento condizionale
51 Assegnamento selettivo
52 Indirizzamento negli array
53 Attributi
54 Tipi di Dati e Operatori
55 Tipi di Dati
56 Tipi di Dati
57 Tipi di Dati
58 Character
59 Bit
60 Integer
61 Real
62 Time
63 Altri tipi scalari
64 Std_logic (1/2)
65 Std_logic (2/2)
66 Vettori
67 string
68 bit_vector (1/2)
69 bit_vector (2/2)
70 std_logic_vector
71 Tipi e Sottotipi
72 Operatori
73 Operatori aritmetici e di scorrimento
74 Operatori relazionali
75 Operatori logici
76 Package e Librerie
77 Package
78 Librerie
79 Libreria IEEE (1/2)
80 Libreria IEEE (2/2)
81 Esempio di conversione
82 Esempio di conversione
83 Libreria STD
84 Apertura di un file
85 Il package TEXTIO: Input functions
86 Il package TEXTIO: Output functions
87 Esempio: Lettura da file
88 Esempio: Lettura e scrittura da file
89 Processi
90 Processi (1/3) IL VHDL gestisce l utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che specifica i segnali che possono causare cambi negli outputs del processo stesso La lista di sensibilità può essere usata per preservare lo stato di un sistema Esempio, un flip-flop edge-triggered è sensibile solo ad un particolare fronte del clock: l uscita cambia se e solo se è arriva un particolare fronte del clock, altrimenti l uscita rimane invariata I processi possono essere usati per implementare logica combinatoria, ma molto spesso inglobano logica sequenziale
91 Processi (2/3)
92 Processi (3/3)
93 Processi esecuzione
94 Wait
95 Wait
96 Istruzioni Sequenziali
97 Costrutto condizionale if
98 elseif
99 Costrutto condizionale case
100 Costrutto condizionale case
101 Costrutto condizionale case
102 Esempio di processo
103 Cicli for
104 Cicli while
105 Concorrenza tra Processi
106 Processi Multipli Concorrenti
107 Aree concorrenti e sequenziali
108 Istruzioni Concorrenti
109 Sottoprogrammi (1/3)
110 Sottoprogrammi (2/3)
111 Sottoprogrammi (3/3)
112 Esempi di codice VHDL
113 Processo combinatorio
114 Processo combinatorio Esempio 1
115 Processo combinatorio Esempio 2
116 Processo combinatorio Esempio 3
117 D Latch
118 D Flip-Flop
119 D Flip-Flop
120 D Flip-Flop
121 D Flip-Flop
122 8-bit Register
123 32-bit Counter (1/2)
124 32-bit Counter (2/2)
125 Esempio di descrizione RTL (1/4)
126 Esempio di descrizione RTL (2/4)
127 Esempio di descrizione RTL (3/4)
128 Esempio di descrizione RTL (4/4)
129 Macchine a stati finiti Tipo Moore (1/5) Si rappresenta lo stato presente e l uscita corrispondente Le frecce indicano l evoluzione del circuito a seguito di un impulso di clock
130 Macchine a stati finiti Tipo Moore (2/5)
131 Macchine a stati finiti Tipo Moore (3/5)
132 Macchine a stati finiti Tipo Moore (4/5)
133 Macchine a stati finiti Tipo Moore (5/5)
134 Macchina di Moore Esempio 1
135 Macchina di Moore Esempio 1
136 Macchina di Moore Esempio 1
137 Macchina di Moore Esempio 1
138 Macchina di Moore Esempio 2
139 Macchina di Moore Esempio 2
140 Macchina di Moore Esempio 2
141 Macchina di Moore Esempio 3
142 Macchina di Moore Esempio 3
143 Macchina di Moore Esempio 3
144 Macchine a stati finiti Tipo Mealy Si rappresenta solo lo stato presente Le frecce indicano l evoluzione del circuito e l uscita corrispondente a seguito di un impulso di clock
145 Macchina di Mealy Esempio
146 Macchina di Mealy Esempio
147 Macchina di Mealy Esempio
148 VHDL TESTBENCHES
149 Testbench (1/2)
150 Testbench (2/2)
151 Testbench: Struttura di base (1/3)
152 Testbench: Struttura di base (2/3)
153 Testbench: Struttura di base (3/3)
154 Testbench: Lettura da file (1/4)
155 Testbench: Lettura da file (2/4)
156 Testbench: Lettura da file (3/4)
157 Testbench: Lettura da file (4/4)
158 Testbench: Lettura/Scrittura da file (1/2)
159 Testbench: Lettura/Scrittura da file (2/2)
160 Foreign Language Interface (1/3)
161 Foreign Language Interface (2/3)
162 Foreign Language Interface (3/3)
163 Testbench: Verifica automatica (1/3)
164 Testbench: Verifica automatica (2/3)
165 Testbench: Verifica automatica (3/3)
166 Testbench: Verifica intrinseca (1/5)
167 Testbench: Verifica intrinseca (2/5)
168 Testbench: Verifica intrinseca (3/5)
169 Testbench: Verifica intrinseca (4/5)
170 Testbench: Verifica intrinseca (5/5)
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