Reti Logiche A. Introduzione al VHDL

Транскрипт

1 Reti Logiche Introduzione al VHDL Gianluca Palermo Politecnico di Milano Dipartimento di Elettronica e Informazione [email protected] 1 Sommario Introduzione Struttura di un modello VHDL: Interfaccia del modello Funzionalità del modello Concetti base del VHDL: Livelli di astrazione Concorrenza Sequenzialità Gerarchia Temporizzazioni Diverse descrizioni VHDL 2

2 Introduzione La tecnologia microelettronica, basata sull utilizzo dei semiconduttori, ha subito un enorme evoluzione negli ultimi decenni. Il continuo incremento del livello di integrazione dei dispositivi microelettronici ha permesso la realizzazione di sistemi di complessità crescente. L elevato livello di integrazione implica: Raggiungimento di prestazioni sempre più spinte Riduzione dei costi umento dell affidabilità La rapida evoluzione tecnologica del mercato microelettronico rende un circuito rapidamente obsoleto Riduzione del time-to-market di un circuito o sistema digitale Riduzione dei tempi di sviluppo. Importanza strategica delle metodologie e dei tool CD (Computer ided Design) per raggiungere gli obiettivi di progetto nel rispetto dei tempi di sviluppo. 3 Obiettivo Creazione di modelli di circuiti e sistemi digitali utilizzando un linguaggio di descrizione dell hardware integrato in un ambiente di progetto ED (Electronic Design utomation) per la sintesi e la simulazione. HDL (Hardware Description Language): VHDL Verilog VHDL VHSIC Hardware Description Language Linguaggio per creare modelli di progetti hardware VHSIC Very High Speed Integrated Circuit mbienti di progetto per creare, compilare, e simulare modelli descritti in VHDL: ModelSim di Mentor Graphics 4

3 VHDL Nato negli anni 80 come progetto del U.S. Department of Defense. Version 7.2: prima versione pubblica del linguaggio disponibile nel IEEE Std : primo standard completo del linguaggio. IEEE Std : versione aggiornata del linguaggio rilasciata nel IEEE Std 1164: definisce un package standard per il tipo di dato MVL9 (Multi Valued Logic, 9 valori). 5 Il processo di modellizzazione in VHDL Lo sviluppo di un modello VHDL a partire dalla specifica concettuale avviene attraverso un processo di raffinamento basato sulla ripetizione delle fasi di compilazione, analisi e simulazione. Compilazione nalisi nalisi Simulazione La specifica concettuale consiste in una descrizione: dell INTERFCCI del modello; della FUNZIONLIT del modello. 6

4 Struttura di un modello VHDL Design Entity Entity Declaration INTERFCCI rchitecture ody FUNZIONLIT 7 Design Entity L unità di base di un modello VHDL consiste nella Design Entity, che può rappresentare un intero sistema, una PC (Printed Circuit oard), un circuito integrato oppure una porta logica elementare. La Entity Declaration definisce l interfaccia del modello. L rchitecture ody definisce la funzionalità del modello. Un modello VHDL può essere creato a diversi livelli di astrazione (behavioral, dataflow, structural) secondo un processo di raffinamento del modello iniziale. ll interno di un modello VHDL, ad una stessa Entity Declaration possono corrispondere diverse rchitecture ody. Ogni diversa architettura rappresenta una diversa realizzazione della stessa funzionalità del modello per mettere in luce un diverso aspetto progettuale cioè fornisce una diversa implementazione di una stessa funzionalità. 8

5 Modello VHDL Supporta descrizione della funzionalità del modello a diversi livelli di astrazione: DESCRIZIONE COMPORTMENTLE o EHVIORL supporta descrizioni algoritmiche; DESCRIZIONE FLUSSO DTI o DTFLOW supporta descrizioni a livello di trasferimento del flusso dati tra registri. DESCRIZIONE STRUTTURLE o STRUCTURL supporta descrizioni di strutture composte dall interconnessione di componenti di livello gerarchico inferiore. DESCRIZIONE MIST 9 Struttura di un modello VHDL Design Entity Entity Declaration rch. rch. 10

6 Specifica concettuale La specifica ad alto livello consiste in generale in una descrizione della funzionalità desiderata. Esempio: Creare una entity che riceve in ingresso due segnali digitali e genera in uscita un singolo segnale. Se entrambi i segnali di ingresso sono bassi, il segnale di uscita deve essere alto. Per ogni altra combinazione degli ingressi, l uscita deve essere bassa. entity C 11 nalisi della specifica entity C Generazione della tabella della verità: Ingressi Uscita C

7 Entity Declaration Definisce una entity e la sua interfaccia con l ambiente esterno, non definisce la funzionalità del modello. Formato: entity ENTITY_NME is [generic (names: type [:= expression])] port (PORT_LIST); --lista dei segnali di interfaccia end ENTITY_NME; Esempio: Simbolo del modello nor_gate e definizione della entity nor_gate. NOR_GTE C entity NOR_GTE is generic (delay : time:= 5ns); port (, : in bit; C : out bit); end NOR_GTE; 13 Istruzione PORT Identifica l insieme dei segnali di interfaccia della entity per comunicare con l ambiente esterno. Formato: port (NME_LIST: mode type; NME_LIST: mode type); Mode identifica la direzione del segnale cioè la direzione del flusso dati attraverso una porta (esempio in, out, inout). Type identifica il tipo del segnale cioè un insieme di valori che il segnale può assumere (esempio 0 e 1) e un insieme di operazioni che possono essere eseguite sul segnale. 14

8 Esempio di Entity Declaration Design Entity Entity Declaration entity NOR_GTE is port (, : in bit; C : out bit); end NOR_GTE; rchitecture ody 15 rchitecture ody Descrive la funzionalità del modello attraverso la definizione delle relazioni funzionali tra gli ingressi e le uscite di un modello. Formato: architecture ODY_NME of ENTITY_NME is -- istruzioni dichiarative -- istruzioni per descrivere la funzionalità del modello end ODY_NME; Esempio: NOR_GTE C architecture DT_FLOW of NOR_GTE is C <= nor ; end DT_FLOW; 16

9 Esempio di rchitecture ody Design Entity Entity Declaration rchitecture ody architecture DT_FLOW of NOR_GTE is C <= nor ; end DT_FLOW; 17 Modello VHDL NOR_GTE Design Entity Entity Declaration entity NOR_GTE is port (, : in bit; C : out bit); end NOR_GTE; rchitecture ody architecture DT_FLOW of NOR_GTE is C <= nor ; end DT_FLOW; 18

10 Creazione del Codice Sorgente Il codice sorgente VHDL può essere posizionato in qualunque directory e scritto usando un qualunque text editor. Il nome del codice sorgente VHDL può essere qualunque (anche se si consiglia di usare il nome stesso della entity) e il suffisso del file deve essere.vhd Esempio del codice nor_gate.vhd entity NOR_GTE is port (, : in bit; C: out bit); end NOR_GTE; architecture DT_FLOW of NOR_GTE is end DT_FLOW; C <= nor ; 19 Metodologia di Simulazione Il codice sorgente VHDL viene compilato, gli eventuali errori sintattici devono essere corretti e il codice deve essere ricompilato. Il codice compilato viene simulato per analizzare la correttezza della funzionalità descritta nel modello VHDL. Devono essere indicati al simulatore i segnali di ingresso, uscita ed eventualmente anche segnali interni le cui forme d onda devono essere tracciate nel Waveform Editor. Deve essere fornita al simulatore la sequenza degli stimoli relativi ai segnali di ingresso. nalisi delle forme d onda di uscita per verificare se rispecchiano il comportamento desiderato del circuito. C Esempio di simulazione per NOR_GTE

11 Concetti base del VHDL Supporta la descrizione della funzionalità del modello a diversi livelli di astrazione. Concorrenza: le strutture hardware sono intrinsecamente concorrenti e composte dall interconnessione di componenti elementari (le cui attività avvengono in parallelo). Il concetto di concorrenza supportato sia dai modelli strutturali sia dal concetto di processi multipli concorrenti tra loro. Supporta istruzioni sequenziali all interno di un processo. Gerarchia: data la complessità progettuale occorre organizzare il progetto su diversi livelli gerarchici, che possono essere descritti a diversi livelli di astrazione. Temporizzazioni: necessità di modellizzare l andamento temporale dei segnali attraverso la descrizione di forme d onda. 21 Livelli di astrazione di un modello VHDL Supporta la descrizione della funzionalità del modello a diversi livelli di astrazione: DESCRIZIONE COMPORTMENTLE (EHVIORL); DESCRIZIONE FLUSSO DTI (DTFLOW); DESCRIZIONE STRUTTURLE (STRUCTURL); DESCRIZIONE MIST. 22

12 Concorrenza Le strutture hardware sono intrinsecamente concorrenti e composte dall interconnessione di componenti elementari. Le attività sono svolte in parallelo dai diversi componenti. Una descrizione strutturale descrive l interconnessione tra componenti elementari. Z C D 23 Gerarchia Data la complessità progettuale occorre organizzare il progetto su diversi livelli gerarchici. Una descrizione di tipo strutturale descrive l interconnessione di componenti di livello gerarchico inferiore. I singoli componenti di livello gerarchico inferiore possono essere descritti a diversi livelli di astrazione. a half adder a sum temp sum b b cout half adder a sum sum cin b cout temp carry 2 full adder temp carry 1 or2 b a z cout 24

13 Dichiarazioni di costanti e segnali Una costante è un nome assegnato ad un valore fisso: costant name: type := expression; costant name: array_type(index_costraint) := expression; I segnali connettono le varie entity e comunicano i cambiamenti di valore tra i processi. signal name: type := expression; signal name: array_type(index_costraint) := expression; Esempi: costant vdd: Real:= 4.5; costant FIVE_to: std_logic_vector (0 to 3) := 0101 ; costant FIVE_downto: std_logic_vector (3 downto 0):= 1010 ; signal count: integer range 1 to 10; signal parity_bit: bit; signal system_bus: bit_vector (15 downto 0); 25 VHDL Strutturale Il VHDL strutturale è simile ai linguaggi presenti in altri strumenti CD per la descrizione dell elenco delle connessioni Per potere ottenere una descrizione VHDL di tipo strutturale è necessaria la dichiarazione dei componenti prima del loro uso Component component_name port( names : direction type ); end component; Esempio: nd a tre ingressi entity and3 is port (a3,b3,c3: in bit; o3: out bit); and3 end and3; architecture struct of and3 is and2 a3 and2 component and2 port(a2,b2: in bit; b3 o2: out bit); end component; c3 end struct; d3 26

14 VHDL strutturale -2 Una volta dichiarati i componenti vanno ora instanziati e connessi: label : component_name port map ( [named positional] ); Esempio: nd a tre ingressi entity and3 is port (a3,b3,c3: in bit; o3: out bit); end and3; architecture struct of and3 is component and2 port(a2,b2: in bit; o2: out bit); end component; signal int_sig: bit; u1: and2 port map ( a3, b3, int_sig); Positional u2: and2 port map ( a2=>int_sig, o2=>o3, b2=>c3); end struct; Named 27 Esempio: Modello di MUX2 Esempio: Scrivere il modello VHDL strutturale del componente MUX2 descritto dalla seguente specifica: MUX2 Z SEL SEL Z SEL NOT_SEL INV ND2 Z ND2 Z Z1 Z2 OR2 Z 28

15 Esempio: Modello di MUX4 Esempio: Scrivere il modello VHDL strutturale del componente MUX4 utilizzando come componenti i MUX2 precedentemente realizzati: MUX4 C Z D SEL1 SEL0 Ingressi Uscita SEL0 SEL1 C D Z Esempio: Modello di DMux Esempio: Scrivere il modello VHDL strutturale del componente DMUX4 utilizzando solo porte logiche: Z C D SEL0 SEL1 30

16 VHDL dataflow La descrizione Dataflow di un modello VHDL si basa sulla trasformazione dei segnali all interno della Entity. ssegnamento dei segnali signal_name <= value; Esempio Halfdder: architecture d_flow of Halfdder is sum <= a xor b; carry <= a and b; end d_flow; ssegnamento per i vettori: bus_out(4) <= data(2); rotate_sig(7 downto 0) <= sig(0 to 7); 31 Istruzioni Concorrenti Eseguite in parallelo nello stesso istante di tempo. Il loro comportamento è indipendente dall ordine con il quale sono scritte nel codice VHDL. Esempio: ISTRUZIONI DI SSEGNMENTO DEI SEGNLI: X <= and ; Z <= C and X; oppure Z <= C and X; X <= and ; C X Z La struttura hardware corrispondente è intrinsecamente concorrente e composta dall interconnessione di componenti elementari. Le attività sono svolte in parallelo dai diversi componenti. 32

17 ssegnamento dei segnali ssegnamenti posizionali SIGNL z_bus : bit_vector (3 downto 0); SIGNL a, b, c, d: bit; z_bus <= (a,b,c,d); ssegnamenti nominali z_bus <= (1=>b,0=>a,3=>d,2=>c); z_bus <= (3 downto 2 => 1, OTHERS => 0 ); ssegnamenti condizionali signal_name <= espression_1 when condition_1 else espression_2 when condition_2 else espression_n; with expression select signal_name <= espression_1 when choice_1, espression_1 when choice_n; 33 ssegnamento dei segnali -2 Esempio di buffer tri_state_8: entity tri_state_8 is port(bus_in: in std_logic_vector(0 to 7); en: in std_logic; tri_bus: out std_logic_vector(0 to 7)); end tri_state_8; --prima implementazione architecture d_flow_1 of tri_state_8 is tri_bus <= bus_in WHEN en = 1 ELSE (OTHERS => Z ); end d_flow_1; --seconda implementazione architecture d_flow_2 of tri_state_8 is with en select tri_bus <= bus_in WHEN 1, Z when others; end d_flow_2; 34

18 Esempi VHDL dataflow Esempio_1: Scrivere il modello VHDL dataflow del componente MUX2 precedentemente descritto. Esempio_2: Scrivere il modello VHDL dataflow del componente MUX4 precedentemente descritto. Esempio_3: Scrivere il modello VHDL dataflow del componente DMUX4 precedentemente descritto. 35 VHDL Comportamentale Descrive un architettura con uno stile simile a quello dei comuni linguaggi di programmazione Le istruzioni VHDL poste all interno di un processo sono eseguite sequenzialmente Processo Un processo è considerato una unica operazione concorrente. Il concetto di concorrenza si basa su processi multipli interagenti tra loro I segnali presenti in un processo sono tutti aggiornati alla fine dell esecuzione del processo 36

19 Process [label:] process [(sensitivity_list_of_inputs)] [declaration] sequenial_statements end process [label]; La sensitivity list è la lista dei segnali il cui cambiamento causa l attivazione del processo Le variabilio possono essere dichiarate solo tra l istruzione PROCESS ed il suo EGIN (parte dichiarativa del processo) WIT: wait for time; - viene sospesa l esecuzione del processo per un determinato tempo (usato nei test bench) wait on signal_list; - viene sospesa l esecuzione del processo fino al cambiamento di uno dei segnali presenti nella signal_list wait until condition; - viene sospesa l esecuzione del processo fino al verificarsi della condizione 37 Process -2 Esempio: --process con sensitivity list ff_d: process (clk) if clk= 1 then d <= q; end if; end process ff_d; --process con wait ff_d: process wait until clk event and clk= 1 ; d <= q; end process ff_d; Un processo basato sulla sensitivity list si arresta solo dopo aver eseguito la sua ultima istruzione Un processo con wait si arresta al raggiungimento del successivo wait. La sensitivity list del process ed il wait non possono essere presenti entrambi. 38

20 Dichiarazioni di variabili variable names: type [:= expression]; variable names: array_type(index_constraint)[:= expression] Esempi: variable cont: integer := 8; varaible data: std_ulogic; variable bus_in: bit_vector (0 to 7) := ; varaible data_in: std_ulogic_vector (15 downto 0); Gli assegnamenti a variabili sono istruzioni sequenziali e possono esistere solo all interno di descrizioni VHDL sequenziali (process). Un assegnamento a variabile ha effetto immediato a differenza di quello a segnale che può dipendere da un delay. ex_1: process (clk) variable a,b: integer:=0; a := a+1; b := a+b; end process ex_1; signal a,b: integer:=0; ex_2: process (clk) a <= a+1; b <= a+b; end process ex_2; I due processi sono apparentemente uguali ma non producono lo stesso risultato. 39 Processi Multipli Concorrenti e Istruzioni Concorrenti ll interno di un architettura possono essere presenti processi multipli concorrenti e istruzioni concorrenti: ad esempio architecture EX_conc of ENTITY is -- concurrent statements P1: process (sensitivity list of signals) -- sequential statements; end process P1; -- concurrent statements P2: process (sensitivity list of signals) -- sequential statements end process P2; -- concurrent statements end EX_conc; P1 signals P2 signals signals 40

21 Costrutti di Controllo del Codice Sequenziale Controllo Condizionato: Istruzioni IF Istruzione CSE Controllo Iterativo: Istruzione LOOP - FOR - WHILE 41 Istruzione IF Consente il controllo condizionato di gruppi di istruzioni sequenziali basato sulla valutazione di valori booleani. L istruzione IF verifica una condizione ed esegue diverse istruzioni in base al risultato. In presenza di IF annidati viene eseguita la serie di istruzioni sequenziali corrispondenti alla prima condizione che risulti vera Importante l ordine di scrittura delle condizioni PRIORITÀ Più di una condizione può risultare vera viene eseguita la prima condizione che risulta vera. Formato: if condition then sequential statements; [elsif condition2 then sequential_statements;] [else sequential statements;] end if; 42

22 Esempio IF Esempio: counter: process (clk, reset) if reset= 1 then count<=0; elseif (clk event and clk= 1 ) then if count=9 then count<=0; else count<=count+1; end if; end if; end process counter; 43 Istruzione CSE Consente il controllo dell esecuzione di istruzioni sequenziali basato sulla valutazione del valore assunto da un oggetto. Formato: case expression is when choice_1 => seq_statements; when choice_n => seq_statements; end case; Non devono esistere sovrapposizioni tra i vari casi e tutti i possibili casi devono essere inclusi o esplicitamente oppure attraverso la clausola when others Esempio: case intval is when 0 => z <= a; when 1 to 3 => z <= b; when => z <= c; when others => z <= X ; end case; Errore! 44

23 Istruzione FOR\WHILE LOOP Consente l esecuzione ripetuta di una sequenza di istruzioni. Formato: [Label:] for index in range loop sequential statements end loop [Label]; [Label:] while [condition] loop sequential statements end loop [Label]; Esempi: for I in 1 to 10 loop ISQURED(I) := I * I; end loop;! Index è automaticamente dichiarato come un integer e non può essere modificato nel loop while (DY = WEEKDY) loop DY := GETNEXTDY(DY); end loop; 45 Esempi di Istruzione FOR-LOOP Esempio: entity EX is port ( : in std_ulogic_vector (0 to 15); SEL : in integer range 0 to 15; Z : out std_ulogic); end EX; architecture FOR_EX of EX is WHT: process (, SEL) for I in 0 to 15 loop if SEL = I then Z <= (I); end if; end loop; end process WHT; end FOR_EX; 46

24 Esempio di Istruzione FOR-LOOP Esempio: entity PR_GEN is port ( : in std_ulogic_vector (3 downto 0); PR: out std_ulogic); end PR_GEN; architecture RC of PR_GEN is P1: process () variable TMP: std_ulogic; TMP := 0 ; for I in low to high loop TMP := TMP xor (I); end loop; PR <= TMP; end process P1; end RC; 47 Esempi VHDL comportamentale Esempio_1: Scrivere il modello VHDL comportamentale del componente MUX2 precedentemente descritto. Esempio_2: Scrivere il modello VHDL comportamentale del componente MUX4 precedentemente descritto. Esempio_3: Scrivere il modello VHDL comportamentale del componente DMUX4 precedentemente descritto. 48

25 Processo Combinatorio process (sensitivity_list_of_inputs) -- default assignments; -- combinatorial logic assignments; end process; INPUTS OUTPUTS Esempio MUX: process (,, SEL) if (SEL = '1 ) then Z <= ; else Z <= ; end if; end process MUX; SEL Z 49 Codice Sorgente di un Registro con Reset sincrono entity FLOP is port (D, CLK, RST : in std_ulogic; Q : out std_ulogic); end FLOP; architecture of FLOP is process (CLK, RST) if (RST = '1 ) then Q <= 0; elsif (CLK'event and CLK='1') then Q <= D; end if; end process; end ; D RST CLK Q 50

26 Latch Trasparente (Level Sensitive) entity LTCH is Port ( EN, D : in std_ulogic; Q: out std_ulogic); end LTCH; architecture of LTCH is process (EN, D) if (EN = 1 ) then Q <= D; end if; end process; end ; D EN Q 51 Descrizione RTL: Processo con Clock (2) process -- clocked process with no reset wait until (CLK event and CLK = 1 ); Q <= and ; -- all combinatorial logic assignments here; end process; process (CLK) --clocked process with no reset if (CLK event and CLK = 1 ) then Q <= and ; -- all combinatorial logic assignments here; end if; end process; D Q CLK 52

27 Descrizione RTL: Processo con Clock e Reset sincrono process (CLK, RST) clocked process with asynch. reset if (RST = 1 ) then Q <= 0; elsif (CLK event and CLK = 1 ) then Q <= and ; -- all combinatorial logic assignments here; end if; -- no else clause end process; RST D Q CLK 53 Descrizione RTL: Esempio di Processo con Clock (1) process wait until (CLK event and CLK = 1 ); X <= + ; Y <= C + D; Z <= X + Y; end process; C D CLK X Y CLK Z 54