Reti sequenziali. Esempio di rete sequenziale: distributore automatico.

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1 Reti sequenziali 1

2 Reti sequenziali Nelle RETI COMBINATORIE il valore logico delle variabili di uscita, in un dato istante, è funzione solo dei valori delle variabili di ingresso in quello stesso istante. Quindi il ripetersi nel tempo della stessa configurazione dei dati di ingresso porta ad avere necessariamente gli stessi valori in uscita, che perciò non dipendono dai valori precedenti delle variabili di ingresso. Nelle RETI SEQUENZIALI, invece, le uscite sono funzione non solo dei valori delle variabili di ingresso attuali, ma anche della storia precedente del sistema. Esempio di rete sequenziale: distributore automatico. Esso deve ricordare quante e quali monete sono state introdotte, poiché il suo comportamento dipende non solo dalla moneta che stiamo introducendo, ma anche da quelle introdotte in precedenza. 2

3 Reti sequenziali Una Rete Sequenziale è costituita essenzialmente da reti combinatorie e da elementi di memoria. Ingressi Rete combinatoria Uscite Memoria fig. 1 Clock 3

4 Reti sequenziali Le reti sequenziali hanno pertanto due caratteristiche fondamentali: sono dotate di memoria per ricordare lo stato precedente i valori delle uscite sono determinati non solo dalla configurazione delle variabili in ingresso (come accade in una rete combinatoria) ma anche dall informazione precedente che il circuito ha memorizzato. Il funzionamento delle reti sequenziali è basato su una rete di retroazione che è in grado di riportare in ingresso i valori assunti dalle uscite. È pertanto essenzialmente un sistema ad anello chiuso. Le reti sequenziali si possono dividere in due categorie: RETI SINCRONE RETI ASINCRONE 4

5 Reti sequenziali Le RETI SINCRONE sono quelle per le quali esiste una temporizzazione o CLOCK e lo stato della rete è influenzato dalle variabili in ingresso solo in sincronismo con il clock. La frequenza di clock è molto variabile: può andare da pochi MHz ad alcuni GHz. Nelle RETI ASINCRONE invece non esiste un clock : le uscite seguono (con un certo ritardo) le variazioni delle variabili in ingresso. Qui sotto è mostrato un esempio di segnale di clock. fig. 2 5

6 Reti sequenziali Elemento cardine delle reti sequenziali è lo stato: esso riassume il funzionamento della rete negli istanti precedenti e richiede perciò la presenza di una memoria. Il più semplice elemento in grado di ritenere la minima quantità l informazione elementare (1 bit) è il multivibratore bistabile o, semplicemente, bistabile. Esso può anche essere considerato il più semplice circuito sequenziale. Il bistabile è così denominato poiché presenta due stati stabili e la commutazione dall uno all altro è controllata dagli ingressi della rete. Il metodo con cui è ottenuta tale commutazione determina la distinzione tra i due tipi fondamentali di bistabili: LATCH FLIP-FLOP 6

7 Reti sequenziali Il LATCH è un bistabile azionato dal livello, cioè ha una transizione quando il clock è a 1 (positive LEVEL triggered ) o a 0 (negative LEVEL triggered ). Un FLIP-FLOP invece funziona sulla transizione basso-alto del clock (positive EDGE triggered ) oppure sulla transizione alto-basso del clock (negative EDGE triggered ). I Latch ed i Flip-Flop possono essere di vari tipi tra cui: Latch e Flip-Flop di tipo Set-Reset Latch e Flip-Flop di tipo D Latch e Flip-Flop di tipo J-K 7

8 Latch - SR con porte NOR Reti sequenziali - latch SR Il latch SR rappresenta l'elemento fondamentale della logica sequenziale e costituisce la cella elementare di memoria. Nella figura 3 è mostrata la struttura interna di un latch S-R realizzato con porte NOR e nella figura 4 il relativo simbolo riconoscitivo. S Q R Q fig. 3 fig. 4 8

9 Reti sequenziali - latch SR Nella figura 5 è riportato il diagramma temporale del latch-sr con porte NOR ed in fig. 6 la tabella degli stati che ne sintetizza il funzionamento. fig. 5 fig. 6 9

10 Reti sequenziali - latch SR Analizzando la tabella di verità, si possono trarre le seguenti conclusioni: Considerando Q come uscita fondamentale, si osserva che questa viene portata a 1 da un "1" applicato all'ingresso S, pertanto non viene modificata se è gia a 1. Da ciò discende il nome di SET (attivatore) dato a tale ingresso. Si osserva poi che che un "1" applicato all'ingresso R, produce uno stato 0" sull'uscita principale Q. Da questo dipende il nome di RESET (azzeratore) dato a tale ingresso. 10

11 Reti sequenziali - latch SR Latch - SR con porte NAND È possibile ottenere la stessa modalità di funzionamento precedente, con due porte NAND. La differenza tra i due metodi, consiste nel fatto che, mentre il latch S-R a porte NOR viene attivato dal passaggio dal livello "0" al livello "1" del segnale applicato all'ingresso (attivo alto), il latch a porte NAND è attivato dal passaggio da "1, a 0, (attivo basso). In fig. 7 è riportato lo schema di un latch a porte NAND ed in fig. 8 la relativa tabella degli stati. fig. 7 non ammessa! fig. 8 11

12 Reti sequenziali - latch SR L'inconveniente fondamentale nell'utilizzo del latch S-R, è rappresentato dalla indeterminazione connessa allo stato S = 1, R = 1 nella struttura con NOR e S = 0, R = 0 nella struttura con NAND. ll circuito trova tuttavia utile impiego nelle applicazioni per le quali è garantito il non verificarsi di tale condizione. Un applicazione tipica è, ad esempio, il circuito antirimbalzo (antibounce). Il circuito antibounce è necessario nel caso in cui si debba fornire una informazione digitale mediante un comando di tipo elettromeccanico (pulsante, interruttore, deviatore, microswitch ). 12

13 Reti sequenziali - latch SR Infatti, quando si chiude un contatto meccanico, a causa dell'elasticità della lamina meccanica interna, si verifica un fenomeno di indeterminazione dello stato del contatto, che può dare luogo ad impulsi non desiderati che potrebbero modificare il comportamento di eventuali reti digitali ad essi collegate. Queste oscillazioni producono disturbi relativamente trascurabili se si ha a che fare con un sistema elettrico tradizionale. Ma nei sistemi digitali, data la loro elevata velocità di risposta, esse possono invece essere interpretate come segnali, introducendo errori nel funzionamento. Inserendo tra il dispositivo elettromeccanico ed il circuito comandato un latch S-R, (fig. 9), grazie alle caratteristiche del circuito sequenziale, si elimina ogni tipo di rimbalzo. figura 9 13

14 Reti sequenziali - latch SR La fig 10 chiarisce meglio il meccanismo di eliminazione dei rimbalzi con il FF-SR figura 10 14

15 Reti sequenziali - latch SR 15

16 Reti sequenziali 16