Reti Logiche A Appello del 24 febbraio 2010

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1 Politecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof. Fabrizio Ferrandi Reti Logiche A Appello del 24 febbraio 2010 Matricola prof.ssa Cristiana Bolchini Cognome Nome Istruzioni Scrivere solo sui fogli distribuiti. Non separare questi fogli. È vietato portare all esame libri, eserciziari, appunti e calcolatrici. Chiunque venga trovato in possesso di documentazione relativa al corso anche se non strettamente attinente alle domande proposte vedrà annullata la propria prova. Non è possibile lasciare l aula conservando il tema della prova in corso. Tempo a disposizione: 2h:15m. Esercizio 1 (7 punti) Esercizio 2 (4 punti) Esercizio 3 (5 punti) Esercizio 4 (6 punti) Esercizio 5 (4 punti) Esercizio 6 (6 punti) Nota bene: l esercizio 1 è relativo ad argomenti la cui conoscenza è ritenuta indispensabile e quindi deve essere svolto in modo sufficiente Esercizio n. 1 Siano date le quattro funzioni combinatorie di seguito specificate: F1(a,b,c) = ON(2,3,5) + DC(1,7) F2(a,b,c) = ON(0,7) + DC(1,3,6) F3(a,b,c) = ON(0,3) + DC(1,2,6) F4(a,b,c) = ON(1,5,7) + DC(3,6) 1. Effettuare la sintesi utilizzando il metodo di Quine McCluskey per funzioni a più uscite, con cifra di merito utilizzata per il costo di ogni implicante pari alla cardinalità. 2. Indicare il costo della soluzione ottima individuata. 3. Riportare la soluzione ottima in termini di equazioni booleane. 4. Disegnare il circuito della soluzione ottima individuata. Descrivere con chiarezza ogni singolo passo svolto per arrivare alla soluzione. Soluzione: Implicanti primi: 0, A 1, B 2, C 3, D 6, E 0,1,2, F 1,3,5, G Tabella di copertura Costo A X X 1 B X X X 1 C X X X 1 D X X X 1 E X X 1 F X X 1 G X X X X X 1 A essenziale per F2, scelto e costo portato a 0, F2=A+.. C essenziale per F1, scelto e costo portato a 0, F1=C+.. G essenziale per F1, scelto e costo portato a 0, F1=C+G (F1 coperta) G essenziale per F4, scelto F4=G (F4 coperta) F domina B, B eliminato D domina E (o E domina D), E (o D) eliminato D (o E) pseudo essenziale per F2, F2=A+D (oppure F2=A+E), F2 coperta e D (o E) eliminato Con Soluzioni Reti Logiche A Appello del 24 febbraio 2010 Esercizio n pagina 2 di 9

2 Per la copertura di F3 si applica il BB in modo elementare: partendo da un costo parziale dell intera soluzione pari a 4, la copertura di F4 tramite F porta il costo a 5, mentre tramite A e C mantiene il costo a 4. Quindi F4=A+C e il costo totale della soluzione finale è 4 (cardinalità). Le equazioni algebriche della soluzione sono: F1=!ab + c F2=!a!b + cd oppure!a!b + ab F3=!a!b +!ab F4= c Esercizio n. 2 Dati due numeri rappresentati in virgola mobile in singola precisione A= e B= effettuare la somma A+B mostrando tutti i passaggi, quindi convertire il risultato dell operazione in base 10 anche espresso in potenze del 2. Soluzione: MA= x 2^(16) MB= x 2^(20) Sposto a destra di 4 posizioni A MA= x 2^(20) Sommo: MB= x 2^(20) MA= x 2^(20) M+= x 2^(20) M+ normalizzato= x 2^(21) Risultato in virgola mobile = Reti Logiche A Appello del 24 febbraio 2010 Esercizio n pagina 3 di 9 Reti Logiche A Appello del 24 febbraio 2010 Esercizio n pagina 4 di 9

3 Esercizio n. 3 Derivare il diagramma degli stati minimo (macchina di Mealy) del circuito dotato di un ingresso (x) ed una uscita (y), che riconosce le due seguenti sequenze anche sovrapposte: Di seguito viene riportato un esempio di sequenza ingresso e uscita ottenuto dal circuito: x y Esercizio n. 4 Data la tabella degli stati di una FSM sincrona di seguito riportata: 1. effettuare la sintesi della macchina minimizzando il numero degli stati per compatibilità e utilizzando FF di tipo D e i criteri visti per l assegnamento; 2. riportare le espressioni algebriche delle reti combinatorie ottime che realizzano le funzioni δ e λ identificate al passo precedente; 3. disegnare il circuito che le implementa. IN=00 IN=01 IN=11 IN=10 A C/- -/- -/1 E/- B B/1 -/- -/- F/0 C A/- C/- -/- H/0 D D/- F/0 A/- G/- E G/1 -/- C/0 -/1 F -/- -/1 -/0 F/- G E/- -/- B/- -/- H H/- -/- F/- -/1 E data la tabella iniziale delle implicazioni, ricavata dalla tabella degli stati, da cui partire per svolgere l esercizio. B C D BC EF EH CD GE AB FH GF AD CF GH E X X X DG AC F X V FH X V G CE BE AE DE AB H CH X X AF BC V GH CF A B C D E F G V EH BF Reti Logiche A Appello del 24 febbraio 2010 Esercizio n pagina 5 di 9 Reti Logiche A Appello del 24 febbraio 2010 Esercizio n pagina 6 di 9

4 Esercizio n. 5 Data la seguente descrizione di circuito in VHDL library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity exam is port( d,g : in std_logic; in1,in2,in3 : in std_logic_vector(3 downto 0); clk, reset : in std_logic; out1 : out std_logic_vector(3 downto 0) ); end exam; architecture mixed of exam is signal a, b, c, e, f : std_logic; signal s : std_logic_vector(3 downto 0); Classi di compatibilità prime PROC1 : process (clk) if (clk = '0' and clk'event) then if(reset= 0 ) then out1 <= 0000 ; else out1 <= s-in3; end process; PROC2: process( a, inl, in2 ) if ( a='0' ) then s <= in1*in2; else s <= in2*in2; end process; b <= not d; e <= not g; a <= b or c; c <= e and f; f <= in1 > in2; end mixed; Applicando l algoritmo noto, l insieme chiuso che copre la macchina è costituito da: S0=ABCD, S1=EFGH, S2=BCF E quindi possibile procedere facilmente nella sintesi. Disegnare un circuito composto da componenti elementari (porte logiche, multiplexer, bistabili) che implementi il modello VHDL proposto. Soluzione Proc1: registro a 4 bit che commuta su fronte di discesa, con reset sincrono e ingresso che deriva da un sottrattore Proc2: MUX a due vie Nella descrizione strutturale il segnale f è l uscita di un comparatore di maggioranza (la derivazione dei rimanenti segnali è banale). Reti Logiche A Appello del 24 febbraio 2010 Esercizio n pagina 7 di 9 Reti Logiche A Appello del 24 febbraio 2010 Esercizio n pagina 8 di 9

5 Esercizio n. 6 Tra i grafi sotto riportati (sono omessi gli eventuali vincoli) quali di questi possono essere relativi esclusivamente ad un analisi di equivalenza esclusivamente ad un analisi di compatibilità sia ad un analisi di equivalenza sia ad un analisi di compatibilità Soluzione esclusivamente ad un analisi di equivalenza: NESSUNO esclusivamente ad un analisi di compatibilità: G2, G3,G6,G7 sia ad un analisi di equivalenza sia ad un analisi di compatibilità: G1, G4, G5, G8 Reti Logiche A Appello del 24 febbraio 2010 Esercizio n pagina 9 di 9