Reti Logiche A Esame del 19 febbraio 2007

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1 Politecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof. Fabrizio Ferrandi Reti Logiche A Esame del 9 febbraio 007 Matricola prof.ssa ristiana Bolchini Esercizio n. Data la seguente tabella di copertura: F F m m m m4 m5 m9 m0 m m m m4 m5 m7 m8 A x x 4 B x x x x x x 4 x x x x D x x x x x x x x E x x x x F x x G x x x x x H x x x ognome Nome Istruzioni Scrivere solo sui fogli distribuiti. Non separare questi fogli. È vietato portare all esame libri, eserciziari, appunti e calcolatrici. hiunque venga trovato in possesso di documentazione relativa al corso anche se non strettamente attinente alle domande proposte vedrà annullata la propria prova. Non è possibile lasciare l aula conservando il tema della prova in corso. Tempo a disposizione: h:0m. Si trovi una copertura minima utilizzando il metodo di Quine Mcluskey. Descrivere con chiarezza ogni singolo passo svolto per arrivare alla soluzione. Esercizio (5 punti) Esercizio (6 punti) Esercizio (7 punti) Esercizio 4 (7 punti) Esercizio 5 (4 punti) Esercizio 6 ( punti) on Soluzioni Reti Logiche A Esame del 9 febbraio 00 Esercizio n. -- pagina di 0

2 Esercizio n. Sia data una macchina sequenziale sincrona con ingressi (a, b, c, d, e) e uscita (Y), la cui rete combinatoria che realizza le funzioni λ (uscita) e δ (stato prossimo) è rappresentata dalla seguente rete multilivello: V = (( a + b) c + ab) d + d( a + b) + ( a + b + bc) = Q + d V = bq + dq V Y acd = = abcd + acd + ab + bq = acd + cq bq Dove Q e Q rappresentano le variabili stato presente L espressione associata a Y costituisce la funzione λ Le espressioni associate a D e D costituiscono la funzione δ V, V e V sono nodi intermedi. Applicare in sequenza alla rete multilivello le trasformazioni sotto indicate e rispondere alle domande dove richiesto. Disegnare anche il modello della rete finale. Nota Bene: per ogni trasformazione è obbligatorio riportare il risultato della trasformazione e mostrare chiaramente tutti i passaggi effettuati per ottenere il risultato stesso. a) OST( ): alcolo del numero di letterali. La funzione OST() calcola il costo in letterali indipendentemente dalla forma (SOP o Multilivello) delle espressioni algebriche dei nodi. b) SIMPLIFY(V): Minimizzazione a due livelli di V. c) FATOR(V): Fattorizzazione del nodo V. d) OST( ): alcolo del numero di letterali. e) SUBSTITUTE(V) Inserisce V in tutti i nodi della rete dove è possibile. La trasformazione ha effetto solo se produce un guadagno in termini di letterali. f) [V4] = EXTRAT(D, D): Estrazione di un fattore comune a D e D. Il nodo V4 derivato dall estrazione può essere un nuovo nodo o un nodo già presente nella rete. g) OST( ): alcolo del numero di letterali.. Realizzare la rete combinatoria tramite PLA. Si indichino esplicitamente i termini prodotto del piano AND e le espressioni relative al piano OR, si disegni anche lo schema logico delle interconnessioni da programmare. Il risultato della fattorizzazione è: V ( Q + V = b + d ) d) OST( ): xx e) SUBSTITUTE(V): Inserisce V in tutti i nodi della rete dove è possibile. La trasformazione ha effetto solo se produce un guadagno in termini di letterali. L unico nodo che presenta già V come fattore (non è quindi necessario eseguire la divisione algebrica) è V. L espressione di V diventa: V = VQ + V e il costo del nodo (l unico modificato nella rete) diminuisce di letterali. Quindi la trasformazione ha effetto. f) [V4] = EXTRAT(D, D): Estrazione di un fattore comune a D e D. = abcd + acd + ab + bq = acd + cq bq e quindi V 4 = acd + bq = abcd + + ab + V4 = cq V4 g) OST( ): xx ) Termini prodotto e sezione OR da realizzare (l asterisco indica le funzioni OR che vanno retroazionate. Per D e D il segnale portato in retroazione è l uscita Q del bistabile D corrispondente all ingresso omonimo) : a) OST( ): xx b) SIMPLIFY(V): Minimizzazione a due livelli di V. Tramite mappe di Karnaugh o manipolazione algebrica ottima, il risultato della minimizzazione è V = (( a + b) c + ab) d + d( a + b) + ( a + b + bc) V = b + d c) FATOR(V): Fattorizzazione del nodo V. = bq + dq V Reti Logiche A Esame del 9 febbraio 00 Esercizio n. -- pagina di 0 Reti Logiche A Esame del 9 febbraio 00 Esercizio n. -- pagina 4 di 0

3 Esercizio n. Data la tabella degli stati di seguito riportata, si calcoli la tabella degli stati della macchina ridotta, mostrando i passaggi fatti (analisi di compatibilità, classi di compatibilità massima e prima, copertura minimale). È necessario adottare algoritmi, non è consentito risolvere il problema a occhio. Le classi di massima compatibilità sono: ABF, BG, BF, EG, D. - alcolo delle classi di OMPATIBILITA PRIMA Le classi di compatibilità prima sono: ABF, BG, BF, EG, D, AF, F, B. - Analisi compatibilità IN=00 IN=0 IN= IN=0 A D,0 E, -,- A,0 B -,-, G,0 -,- -,- E,- -,- A, D -,- B, A,- F,0 E G,0 -,- D,0 -,- F -,- E,- G,0 A,0 G G,0 E, -,- A, 4 - alcolo della copertura partendo dalle classi di compatibilità prima classi di passo - passo - passo - compatibilità vincoli OSTI OSTI OSTI prima ABF E + 0 = = SELTA PASSO EG + 0 = SELTA PASSO BF E + 0 = = =0 BG E + 0 = = =0 D = = = SELTA PASSO AF = = F = = =0 B = = B E X E D BE B AF AG X E DG DG V AD F V E V BE AF DG G X E V X V X A B D E F - alcolo delle classi di MASSIMA OMPATIBILITA tramite l albero di compatibilità ABDEFG A BDEFG ABF DEFG BFG AF ABF DEFG EFG BFG BFG D EFG D EFG BFG BFG E FG EG FG EG BFG BFG F G F BG BF B G B B F Una copertura minimale (e anche minima) per la macchina è costituita dalle classi ABF, EG, D. Tabella degli stati della macchina ridotta (dove S0=ABF, S=EG, S=D) IN=00 IN=0 IN= IN=0 S0 S,0 S, S,0 S0,0 S S,0 S, S,0 S0, S -,- S0, S0,- S0,0 5 - alcolo della copertura partendo dalle classi di compatibilità MASSIMA Le classi di massima compatibilità sono: ABF, BG, BF, EG, D. Passo Scelgo ABF Lista L=E Elimino da grafo e lista vincoli risolti dalla classe scelta: nessuno Elimino da grafo nodi della classe scelta che non compaiono ne in vincoli del grafo ne in lista: posso eliminare A B e F Il grafo risultante è costituito da due classi di massima compatibilità prive di vincoli: EG e D Passo Scelgo EG Lista L=E Elimino da grafo e lista vincoli risolti dalla classe scelta: elimino E da lista Lista L = Elimino da grafo nodi della classe scelta che non compaiono ne in vincoli del grafo ne in lista: posso eliminare E e G Il grafo risultante è costituito dalla classe di massima compatibilità D Passo Scelgo D: a questo punto Grafo vuoto e lista vuota. Le classi scelte costituiscono un insieme chiuso. Reti Logiche A Esame del 9 febbraio 00 Esercizio n. -- pagina 5 di 0 Reti Logiche A Esame del 9 febbraio 00 Esercizio n. -- pagina 6 di 0

4 Esercizio n. 4 Effettuare la sintesi del circuito minimo che realizza la funzionalità di seguito descritta, utilizzando bistabili di tipo SR, fornendone anche la rappresentazione circuitale. Il circuito ha due ingressi (A e B) e una uscita Z, e ha il seguente comportamento: quando A = 0 è irrilevante il valore presente sull ingresso B e l uscita è posta a 0 quando A = o se nelle ultime occasioni (anche inframezzate da A = 0) in cui A = anche B =, allora l uscita viene posta a o altrimenti Z = 0 Esempio: A B Z Ok R R R Reti Logiche A Esame del 9 febbraio 00 Esercizio n. -- pagina 7 di 0 Reti Logiche A Esame del 9 febbraio 00 Esercizio n. -- pagina 8 di 0

5 Esercizio n. 5 Dati due numeri decimali A= -,875 e B= -7,75 fornire la codifica completa in virgola mobile a singola precisione di A e B. Effettuare la somma A+B indicando tutti i passaggi relativi sia alla codifica che alla somma. -,8750 = ,750 = Denormalizzo B e sommo: = La codifica normalizzata e = Esercizio n. 6 Data la seguente descrizione di circuito in VHDL library ieee; use ieee.std_logic_64.all; use ieee.std_logic_unsigned.all; entity exam is port( in,in : in std_logic_vector( downto 0); ctrl : in std_logic; clk: in std_logic; out : out std_logic_vector( downto 0)); end exam; architecture mixed of exam is signal a, b : std_logic_vector( downto 0); signal c, d, e : std_logic; PRO : process (reset, clk) if(e= ) then x <= 000 ; elsif (clk = '0' and clk'event) then x <= x_next; PRO: process( in, in, ctrl ) if ( ctrl='' ) then a <= in; b <= in; elsif (clk = '0' and clk'event) then a <= a_next; b <= b_next; PRO: process(a, b ) if ( a>b) then a_next <= a-b; else b_next <= b-a; x_next <= x + ; c <= a = 0000 ; d <= b = 0000 ; out <= x; end mixed; Disegnare un circuito composto da componenti elementari (porte logiche, multiplexer, bistabili) che implementi il modello VHDL proposto. Reti Logiche A Esame del 9 febbraio 00 Esercizio n. -- pagina 9 di 0 Reti Logiche A Esame del 9 febbraio 00 Esercizio n. -- pagina 0 di 0