Esercitazione di Calcolatori Elettronici Ing. Battista Biggio. Corso di Laurea in Ingegneria Elettronica. Esercitazione 1 (Capitolo 2) Reti Logiche
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1 Esercitazione di Calcolatori Elettronici Ing. Battista Biggio Corso di Laurea in Ingegneria Elettronica Esercitazione 1 (Capitolo 2) Reti Logiche
2 Sommario Mappe di Karnaugh Analisi e sintesi di reti combinatorie Analisi e sintesi di reti sequenziali sincrone Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 2
3 Semplificazione ottima con mappe di Karnaugh Semplificare le seguenti funzioni booleane in forma canonica SP con mappe di Karnaugh: F = x! z + y! z + yz + xyz G = wyz + vw! z + vwy + vwz + v! w! y! z Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 3
4 Semplificazione di F Tabella di verità: x y z F x y z F Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 4
5 Semplificazione di F Mappe di Karnaugh x y z Implicanti primi F = z + xy 1 1 Qual è la corrispondente rappresentazione in forma PS? F = (x + z)(y + z) Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 5
6 Semplificazione di G vw yz G = w! z + vwy + vwz Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 6
7 Analisi di reti combinatorie Si consideri la rete combinatoria caratterizzata da tre ingressi A, B, C e da due uscite le cui funzioni sono: Y 1 = ABC + ABC + ABC + ABC Y 2 = ABC + ABC + ABC + ABC 1. Scrivere la tabella di verità. 2. Calcolare le forme minime per mezzo delle mappe di Karnaugh. Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 7
8 Tabella di verità e mappe di Karnaugh A B C Y1 Y A B C Y 1 è già in forma minima! Y 2 = AB + AC + BC Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 8
9 Realizzare Y1 con porte NAND Y1 = ABC! ABC! ABC! ABC = ( ) " ( A " B " C) " A " B " C = A " B " C A B C ( ) ( ) " A " B " C Simboli NAND:!, Y1 Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 9
10 Calcolare Y3 = Y1 + Y2 Y 3 = A + B + C Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 10
11 Sintesi di reti combinatorie: Esercizio 1 Progettare una rete combinatoria che confronti due numeri X e Y a 2 bit, presentando un uscita Z = 1 solo quando il primo è minore o uguale al secondo (X Y). Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 11
12 Soluzione X=(X 0 X 1 ) 2 e Y=(Y 0 Y 1 ) 2, dove ( ) 2 significa in base 2 In particolare: (00) 2 = 0, (01) 2 = 1, (10) 2 = 2, (11) 2 = 3 Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 12
13 Mappe di Karnaugh Z = X 0! X 1 + X 0!Y 1 + X 0!Y 0 +Y 0!Y 1 + X 1!Y 0 Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 13
14 Sintesi di reti combinatorie: Esercizio 2 Si progetti la rete logica che realizza un "visualizzatore a 7 segmenti (ogni segmento è costituito da un led). Tale dispositivo consente di rappresentare le 10 cifre decimali, rappresentate in formato BCD (Binary Coded Decimal), accendendo la combinazione opportuna di segmenti. Ipotizzare che ciascun segmento venga acceso attraverso il segnale 1 e venga mantenuto spento con il segnale Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 14
15 Soluzione: Suggerimenti Definizione del numero di ingressi: Le cifre decimali sono dieci. Quanti bit di ingresso sono necessari? Definizione del numero di uscite: I segmenti sono sette. Ognuno di essi assume due configurazioni: acceso/spento. Quanti bit di uscita sono necessari? Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 15
16 Rappresentazione delle cifre Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 16
17 Tabella di verità Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 17
18 Mappe di Karnaugh (1) Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 18
19 Mappe di Karnaugh (2) Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 19
20 Mappe di Karnaugh (3) Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 20
21 Mappe di Karnaugh (4) Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 21
22 Reti sequenziali: analisi e sintesi X Rete sequenziale Rete combinatoria per la transizione dello stato FF ritardante S FF S Rete Y FF combinatoria per il calcolo FF dell uscita Analisi: dal circuito, risalire alla funzione svolta dalla rete sequenziale. Sintesi: dalla definizione dei requisiti, progettare il circuito che realizza la funzionalità richiesta. Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 22
23 Flip flop utilizzati per l implementazione del blocco ritardante Stato successivo Stato attuale Q(t+τ) Q(t) Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 23
24 Analisi di reti sequenziali sincrone: Esercizio T A T B Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 24
25 (1) Calcolo delle funzioni implementate dalle reti combinatorie Funzione di transizione dello stato: T A = BX + AX T B = AB + BX + BX Funzione di uscita: Z = ABX Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 25
26 (2) Calcolo della tabella delle transizioni T A = B X + AX T B = AB + B X + BX Z = ABX Q(t) Q(t+ τ) T Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 26
27 (3) Calcolo della tabella di flusso Associo a ogni configurazione della coppia AB uno stato: 00 S0; 01 S1; 10 S2; 11 S3 N.B.: lo stato futuro è rappresentato dalla coppia A B nella tabella delle transizioni. Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 27
28 (4) Calcolo del diagramma degli stati Riconosce la sequenza 1001 Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 28
29 Sintesi di una rete sequenziale: Esercizio 1 Progettare una rete sequenziale che presenti un ingresso X e un uscita Z posta a 1 qualora venga rilevata la sequenza Si calcolino le forme minime delle variabili di eccitazione con le mappe di Karnaugh, utilizzando flip flop D. Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 29
30 Grafo degli stati Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 30
31 Tabella di flusso, codifica degli stati e tabella delle transizioni Codifica degli stati: S0: 00 S1: 01 S2: 10 S3: 11 Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 31
32 Mappe di Karnaugh Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 32
33 Sintesi di una rete sequenziale: Esercizio 2 Progettare una rete sequenziale che presenti un ingresso X e un uscita Z posta a 1 ogni volta che viene riconosciuta la sequenza di sei bit Si richiede: Il diagramma degli stati, la tabella di flusso e la tabella delle transizioni. Il calcolo delle forme minime delle variabili di eccitazione dei flip flop con le mappe di Karnaugh. Si usino flip flop JK. Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 33
34 Grafo degli stati 0/0 1/0 1/0 1/0 S0 S1 S2 1/1 1/0 0/0 0/0 0/0 S5 0/0 S4 1/0 S3 0/0 Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 34
35 Tabella di flusso Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 35
36 Codifica degli stati Per codificare 6 stati occorrono tre flip flop. La codifica è la seguente: S0 000; S1 001; ; S Nel seguito indicheremo ciascun bit della codifica con le lettere A, B, C. L apice indicherà il bit nell istante successivo a quello considerato. Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 36
37 Tabella delle transizioni Tabella di eccitazione del flip flop JK Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 37
38 Mappa di Karnaugh Flip Flop A Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 38
39 Mappa di Karnaugh Flip Flop B Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 39
40 Mappa di Karnaugh Flip Flop C Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 40
41 Mappa di Karnaugh dell uscita Z Infine, per quanto riguarda l uscita: Volendo utilizzare anche i don t care: Z = ABCX Z = ACX Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 41
42 Sintesi di una rete sequenziale: Esercizio 3 Realizzare un flip flop JK a partire da un flip flop T e una opportuna rete logica. Sintetizzare la rete logica minima usando le mappe di Karnaugh e disegnare il relativo circuito. Esporre con la massima chiarezza il ragionamento seguito. Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 42
43 Struttura del circuito Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 43
44 Tabelle di eccitazione dei flip flop JK e T Q(t) Q(t+τ) J K d d 1 0 d d 0 Q(t) Q(t+ τ) T Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 44
45 Tabella delle transizioni e mappa di Karnaugh Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 45
46 Circuito completo Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 46
47 Sintesi di una rete sequenziale: Esercizio 4 Realizzare, con il metodo visto nell esercizio precedente: Un FF-T a partire da un FF-JK; Un FF-D a partire da un FF-JK. La soluzione è lasciata come esercizio: Si tratta di dimostrare che un FF-T è ottenibile da un FF-JK ponendo T=J=K; Analogamente, si può ottenere un FF-D ponendo D=J=K (l apice indica la negazione). Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 47
48 Esercizio sui latch Esprimere le uscite di un latch JK asincrono e di uno sincrono secondo l andamento dei segnali in figura (CLK è il segnale di sincronismo). CLK J K Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 48
49 Soluzione CLK J K Q AS Q S Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 49
50 Domande?? Calcolatori Elettronici Reti Logiche - Ing. Battista Biggio 50
x y z F x y z F 0 0 0 1 1 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 1 1 0 1 1 1 1 F = x z + y z + yz + xyz G = wyz + vw z + vwy + vwz + v w y z Sommario
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