Programma dettagliato del Corso (1) Microelettronica Anno Accademico 2004/2005 Massimo Barbaro Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB) Circuiti Integrati Processo CMOS - Concetto di layout - Design Rules - Flusso di progetto full-custom - Tecniche di layout analogico - Modelli MOS e simulazione SPICE Progettazione Analogica Microelettronica Blocchi base (specchi di corrente, amplificatori a singolo stadio, coppia differenziale) e problematiche di integrazione - Problema del mismatch Circuiti Avanzati Specchi di corrente avanzati (folded-cascode, wide-swing, enhanced output impedance). Amplificatore operazionale a due stadi. Amplificatore operazionale folded-cascode e a specchi di corrente Amplificatore fully-differential 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 2 Programma dettagliato del Corso (2) Circuiti per l Elaborazione del Segnale Comparatori - Interruttori (clock feedthrough, iniezione di carica) - Sample&Hold - Circuiti a capacità commutate Filtri a tempo continuo Convertitori Digitale-Analogico Concetti base - Metriche - Convertitori Decoder-based - Convertitori Binary-scaled - Convertitori a codice termometrico - Implementazione Convertitori Analogico-Digitale Concetti base - Metriche - Convertitori Flash - Convertitori Algoritmici - Convertitori ad Approssimazioni Successive - Convertitore folded e pipeline - Convertitori Sigma-Delta - Implementazione Info Ore di lezione: 50 (30 + 20) Libri di testo: Dispense Behzad Razavi - Design of analog Integrated Circuits" McGraw-Hill ISBN 0-07-237271-0 D.A. Johns, K. Martin - "Analog Integrated Circuit Design - Wiley & Sons - ISBN 0-471-14448-7 Behzad Razavi - "Principles of Data Conversion System Design" - Wiley & Sons - ISBN 0-7803-1093-4 Struttura dell esame: scritto e tesina Sito del corso: www.diee.unica.it/eolab2/corsi.html Mailing List: lists.unica.it/mailman/listinfo/ue 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 3 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 4
Strumenti di studio Simulatori: Spice: software per la simulazione dei circuiti a livello transistor Un simulatore spice gratuito è disponibile in rete all indirizzo www.winspice.com (spice3f4) CAD: Microwind: layout editor di circuiti integrati CMOS (http://intrage.insa-tlse.fr/~etienne/microwind/) Entrambi i software sono comunque a disposizione in un CD che può essere richiesto in portineria del Padiglione B Prerequisiti Culturali Dispositivi Elettronici 1: Equazioni caratteristiche del transistor MOS, processo CMOS Elettronica 1: Stadi amplificatori a singolo stadio (CS, CG, CD), amplificatori Analisi dei Sistemi: Diagrammi di Bode, compensazione 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 5 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 6 Obiettivi Conoscere le metodologie per la progettazione di circuiti integrati full-custom. Conoscere le architetture per l implementazione dei convertitori analogico/digitale e digitale/analogico. Sapere impostare il progetto e la simulazione di sistema di un blocco analogico full-custom complesso. Sapere implementare i blocchi base necessari per la realizzazione di ADC e DAC. Essere in grado di percorrere tutto il flusso di progetto analogico, dalla concezione del sistema alla simulazione dei blocchi e realizzazione del layout. Comprendere approfonditamente le problematiche legate alla realizzazione circuitale di blocchi ideali. Struttura del Corso Si partirà da un discorso introduttivo con richiami al processo CMOS per inquadrare le problematiche di integrazione Si passerà poi alla descrizione del flusso di progetto fullcustom, per individuare le attività principali in cui è coinvolto un team di progettazione Si vedranno come applicazione di esempio i convertitori (DAC e ADC) a livello di sistema (schemi a blocchi ed algoritmi) Si prenderanno in esami i vari blocchi operativi necessari per implementare i convertitori Si metteranno insieme i blocchi elementari per implementare un sistema completo, dalla concezione, al progetto circuitale, al layout 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 7 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 8
Processo CMOS In questo corso si tratteranno, prevalentemente, circuiti realizzati in processo CMOS (complementary MOS). Processo CMOS Lucidi del Corso di Microelettronica Modulo 1 Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB) Questo perché la tecnologia CMOS è, attualmente, la più economica e diffusa, visto che copre la stragrande maggioranza dei progetti digitali e gran parte di quelli analogici. Esistono ancora applicazioni (di nicchia ma importanti) in cui parti analogiche possono essere implementate con BJT (parte radio di sistemi wireless) o addirittura in tecnologia Si-Ge ma la maggior parte del mercato resta CMOS. Oltretutto, la crescente richiesta di SoC (System-on-Chip) obbliga ad implementare anche le parti analogiche nella tecnologia sceta per la parte digitale (che è sempre CMOS). 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 10 Processo CMOS Processo CMOS Il processo di fabbricazione si ripete sempre uguale per ogni circuito realizzato con un alternanza di operazioni ben precise: 1. Deposizione del photoresist 2. Posizionamento della maschera litografica ed esposizione 3. Rimozione del photoresist non polimerizzato 4. Applicazione dello specifico passo di tecnologia (diffusione, impiantazione ionica, CVD, etc.) La sequenza delle maschere litografiche utilizzate definisce il circuito realizzato. Una delle spese che più incidono sul processo è la realizzazione delle maschere (che però una volta fatte possono essere riutilizzate per realizzare altri dispositivi). Per un progettista, in particolar modo analogico, è sempre importante conoscere, almeno grossolanamente, i passi tecnologici che portano alla realizzazione fisica del dispositivo. Questo perché alcune caratteristiche dei dispositivi utilizzati (in particolar modo i MOS ma anche le resistenze e le capacità) dipendono fortemente dal processo. Quindi il comportamento reale e simulato dei circuiti può essere compreso a fondo solo conoscendo alcuni aspetti caratteristici del processo di realizzazione. Vedremo quindi un esempio semplificato di processo CMOS, in questo caso si tratta di processo CMOS con nwell (quindi su silicio di tipo p - ) che è uno dei processi più diffusi attualmente. Le problematiche in caso di processi differenti (pwell, twin-tube) sono simili e cambiano sostanzialmente solo nel caso di processi SOI (silicon on insulator). 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 11 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 12
Maschere di litografia Le maschere definiscono in quali zone del wafer (la fetta di silicio) verranno svolti i vari passi di tecnologia Esistono photoresist di due tipi: Negativi, ossia che si polimerizzano (e quindi NON vengono rimossi) dove vengono illuminati dall electron beam. Positivi, ossia che si polimerizzano (e quindi NON vengono rimossi) dove NON vengono illuminati dall electron beam. In questo modo una stessa maschera può essere utilizzata due volte, una volta per proteggere la zona sotto la parte opaca della maschera (col photoresist positivo) ed una per proteggere la zona al di fuori della parte opaca (photoresist negativo). Risparmiare una maschera significa rispamiare una parte consistente della spesa per la realizzazione del dispositivo. Esempio: processo CMOS Come esempio vedremo i vari passi di processo per una tecnologia CMOS, In un processo CMOS si realizzano sia transistor di tipo N che di tipo P Il substrato, per un processo, è di tipo P quindi i transistor nativi (quelli realizzati direttamente sul substrato) sono di tipo N Per realizzare i transistor complementari (i pmos) bisogna prima invertire il substrato realizzando la tasca N () 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 13 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 14 Creazione della well Sequenza operazioni La prima operazione consiste nella realizzazione della well dove verranno alloggiati i transistor PMOS. Possono essere create diverse well in cui posizionare gruppi di transistor. Ogni well, teoricamente, può essere polarizzata con un diverso potenziale, quindi, in linea di principio, è possibile cortocircuitare i source di ogni PMOS con il body (a patto di mettere ogni PMOS in una well separata) Il substrato di TUTTI gli NMOS invece è comune, quindi obbligatoriamente ogni NMOS ha il terminale di body cortocircuitato con quello di qualunque altro NMOS sul chip. p-si 1) Si parte dal substrato di silicio (perfettamente cristallino) tipicamente già drogato (ad esempio p) 2) Si fa crescere l ossido di isolamento (SiO 2 ) 3) Si deposita il photoresist su tutto l ossido 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 15 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 16
Sequenza operazioni Sequenza operazioni 4) Sopra il wafer viene posizionata la maschera M1 opportunamente disegnata. Dove la maschera è trasparente passa la luce UV ed arriva sul photoresist che si polimerizza 6) Si rimuove l ossido (per attacco chimico) nella zona non protetta dal photoresist 7) A questo punto si procede alla creazione vera e propria della well per mezzo di diffusione di ioni droganti 5) Rimossa la maschera si procede ad un attacco chimico che rimuove il photoresist non polimerizzato 8) Con la rimozione del photoresist si termina il passo tecnologico e si procede col successivo 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 17 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 18 Maschera M1 (nwell) Definizione delle aree attive Il disegno della maschera è evidentemente a due dimensioni. Tipicamente si tratta di una figura delimitati da lati orizzontali, verticali o orientati a 45. Col solito meccanismo delle maschere vengono definite le zone attive ossia quelle dove saranno realizzati dei MOS. Per fare questo si fa crescere ossido di protezione e poi si deposita nitruro di silicio (Si 3 N 4 ) su tutto il wafer. Per mezzo di una seconda maschera M2 si rimuove il nitruro dal wafer tranne che dalle zone attive M1 Si 3 N 4 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 19 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 20
Field-Implants ed Ossido di Campo A questo punto si realizza l ossido di campo, ossia l ossido spesso di isolamento che serve ad isolare un dispositivo dall altro. Al di sotto dell ossido di campo ci sono i field-implants, impiantazioni ioniche di droganti che rendono le zone al di sotto dell ossido di campo molto drogate in modo da prevenire eventuali inversioni a causa di potenziali applicati su metalli che passano sopra (effetto MOS indesiderato). L ossido cresce dove non c è la protezione del nitruro. n+ Field-implants 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 21 p+ Field-Implants Per realizzare i field-implant non è necessaria una nuova maschera, si può riusare la M1 sia con photoresist positivo che negativo (per realizzare i field-implants di tipo N e P). metallo p+ source del MOS M1 source del MOS M2 La presenza di una zona fortemente drogata P e di un ossido molto spesso (field-oxide) impedisce che si possa formare un canale indesiderato al di sotto di una pista di metallo polarizzata ad un potenziale positivo che passi nelle vicinanze di diffusioni di tipo n+. L ossido spesso ed il substrato molto ricco di lacune rendono infatti molto difficile l inversione del canale (tensione di soglia molto elevata). potenziale MOS indesiderato 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 22 Ossido di gate A questo punto viene rimosso tutto il nitruro e l ossido in eccesso e viene fatto crescere un ossido molto sottile (10-30 nm) e di elevata qualità su tutto il wafer. Direttamente attraverso l ossido di gate viene fatta un impiantazione ionica per aggiustare la tensione di soglia dei transistor (e fare in modo che quella dei P e degli N sia uguale) M2 Maschera M2 (active) Ossido di gate + + + + + Threshold adjust Si 3 N 4 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 23 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 24
Realizzazione del gate di polisilicio Maschera M3 (poly) Il passo successivo è la realizzazione del gate di polisilicio. Il polisilicio viene deposto su tutto il wafer, poi viene realizzata una nuova maschera (M3) che proteggerà il poly nelle zona dove dovranno esserci i transistor. M3 Polisilicio Resist 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 25 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 26 Realizzazione delle diffusioni p+ Il passo successivo è la impiantazione ionica per realizzare le diffusioni (di drain e source). Viene utilizzata una nuova maschera (M4) da usare sia con photoresist positivo che negativo per distinguere dove l impiantazione sarà di tipo p+ e dove n+. Il polisilicio già deposto farà da maschera per separare drain da source, che vengono realizzati con un unico passo, in tal modo il processo è autoallineato e si riduce al minimo la sovrapposizione fra gate e source o drain Realizzazione diffusioni n+ Per realizzare le diffusioni n+ non è necessaria una nuova maschera ma si può riutilizzare la maschera M4 con un photoresist di tipo opposto (negativo anzi che positivo). Da notare che le due maschere fondamentali finora sono la M3 (che definisce i gate) e la M2 (che definisce le zone attive). Le intersezioni fra M2 e M3 individuano le zone dove ci saranno dei MOS (che saranno poi di tipo n o p a seconda delle maschere M1 e M4). Alcune fonderie richiedono tutte e tre le maschere (active, nplus e pplus), altre ricavano la nplus dalla pplus, altre ancora ricavano la active dalla nplus e pplus. Sacche p+ Sacche n+ 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 27 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 28
Maschera M4 (pplus) Maschera M4b (nplus) M4 M4b Zone di sacche p+ 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 29 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 30 Realizzazione dei contatti Una nuova maschera (M5) è necessaria per definire dove devono essere aperti dei fori nell ossido di protezione per arrivare a contattare source e drain. I contatti sono ovviamente necessari per arrivare a connettere terminali di MOS situati in posizioni differenti nel chip. M5 Maschera M5 (contact) Contatti 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 31 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 32
Metallizzazione Maschera M6 (metal1) La maschera M6 serve per definire dove posizionare il primo livello di metal (metal1) che arrivare a contattare e diffusioni laddove sono stati aperti i fori nella passivazione nel passo precedente Il metallo è di solito alluminio ma nei processi futuri verrà probabilmente (già avviene nei processi più avanzati) dal rame, per ridurre la resistività delle piste che diventa sempre più importante nel determinare i tempi di propagazione delle porte digitali Metal 1 M6 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 33 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 34 Crescita dell ossido A questo punto viene fatto crescere altro ossido per coprire il metallo deposto. In processi più moderni ci sono dei passaggi intermedi di planarizzazione che servono a spianare la superficie esposta del wafer per fare in modo che i passaggi successivi non siano influenzati dal fatto che nel passaggio precedente la superficie è diventata troppo irregolare. Una maschera M7 sarà usata per aprire nuovi contatti (vie) in questo nuovo strato di ossido Via M7 Maschera M7 (via) 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 35 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 36
Seconda metallizazione Maschera M8 (metal2) Una maschera M8 descrive le nuove piste di metallo, il metal2 che si trova ad un altezza superiore al metal1 e può essere usato per fare incrociare delle piste senza creare cortocircuiti. Successivamente verrà fatto crescere altro ossido per coprire tutto il wafer. Metal 2 M8 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 37 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 38 Processo CMOS In questo caso è stato realizzato un inverter (manca la connessione fra i due gate che dovrà essere fatta ad un altra profondità se si hanno solo due livelli di metal) Contatto di well PMOS NMOS Contatto di body 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 39 Processo CMOS L aspetto più importante dei processi CMOS è l auto-allineamento (selfalignment). Come si è visto si è potuta usare una solo maschera per creare contemporaneamente sia il drain e il source di ogni transistor perché il polisilicio funge da maschera per la zona del canale. In questo modo si riduce al minimo la sovrapposizione (overlap) tra il gate e drain o source. Questa sovrapposizione è critica perché costituisce uno dei maggiori contributi alla capacità gate-drain che è quella che, in quasi tutti i circuiti di amplificazione analogici ed nei gate digitali CMOS, è soggetta ad amplificazione per effetto Miller. Per ridurre ulteriormente l overlap si preferisce usare l impiantazione ionica per la realizzazione delle zone attive (piuttosto che la diffusione), perché questa dà luogo a profili di drogaggio più netti. Prima della metallizzazione si ha una fase di annealing per ricostituire i danni causati dall impiantazione ionica e per rendere uniformi i profili di drogaggio. 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 40
Processo CMOS Nel nostro processo di esempio sono state utilizzate 8 maschere a cui si aggiunge l ultima (M9) usata per aprire la passivazione in corrispondenza dei pad, ossia dei punti di accesso al die (il pezzo di silicio dove è realizzato il circuito). In generale il numero di maschere è leggermente superiore (il processo è stato semplificato). I field-implants (N+ e P+) e l ossido spesso sono realizzati per ridurre la possibilità che si creino correnti di perdita (leakage currents) fra due diffusioni di tipo P e N (rispettivamente) che non dovrebbero essere circuitalmente collegate. Senza un aumento locale del drogaggio, una pista di metallo che passa sopra una zona P- del bulk e che porta una tensione molto elevata potrebbe causare (per effetto MOS) una leggera inversione locale e quindi creare zone a bassa resistenza fra due diffusioni (i drain/source di due transistor diversi). 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 41 Contatto di well PMOS Layout Contatto di gate NMOS Contatto di body L insieme di tutte le maschera (da M1 a M8) consente di capire quale circuito si è realizzato e viene detto layout. 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 42 Processo CMOS Possibili modifiche al processo base (e conseguente aumento delle maschere): Realizzazione di un processo twin-tube (esistono sia una Nwell che una Pwell) Realizzazione di un layer di polisilicio altamente resistivo (per applicazioni analogiche o per memorie) Realizzazione di un secondo layer di polisilicio per l implementazione di capacitori poly1-poly2 Maschere aggiuntive per aggiustare, con impiantazioni ioniche, separatamente le soglie dei pmos e degli nmos Aggiunta di livelli di metal (attualmente fino a 8). Ogni nuovo livello comporta la maschera per il metal e la maschera per le vie per contattare il metal sottostante. Aggiunta di transistori bipolari (non considerando quelli parassiti) per avere un processo BiCMOS. Tecnologie Commerciali I passi di processo indicati sono generali, nel senso che si riferiscono ad un processo ideale Ogni fonderia disponibile sul mercato avrà il suo processo che si differenzierà leggermente da questo ma sarà, nella sostanza, analogo Quando si sceglie una particolare tecnologia bisogna conoscere le caratteristiche di processo (L minima dei MOS, numero di metal, disponibilità di doppio poly, tensione di alimentazione) e gli strumenti di progettazione disponibili 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 43 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 44
Esempio: AMS 0.35µm Mixed Analog/Digital Process The 0.35µm CMOS CSD technology is a mixed mode process with three layers of metal and 2 layers of poly. The 0.35µm CMOS CSI has the optional 5V I/O libraries Operating Voltage [V] (CSD-technology): 2.5-3.6 Operating Voltage [V] (CSI-technology): 2.5-3.6 (I/O -5.5) General Characteristics p substrate - N-well CMOS - stacked contact,via, via2 - up to 18K gates per mm 2 Layout Rules Polysilicon pitch : 0.9µm - Metal 1 pitch : 1.0µm - Metal 2 pitch : 1.1µm - Metal 3 pitch : 1.2µm Thin Oxide Poly/Poly Capacitor Double poly capacitor - High value : 0.86 ff/µm 2 Standard Cell Libraries AMS 0.35µm Design Kit CAD Support - Design Kits Cadence 4.4.3 Front-end (schematic entry, Verilog simulation) Back-end (Cell ensemble P&R) Technology files for full custom design DIVA check Synopsys 2000.05 Schematic Entry, Simulation, Synthesis and Optimisation Netlist transfer to Cadence and Mentor Mentor C.3 HIT-KIT (Available Autumn '99) Front-end (schematic entry, Quicksim simulation) AUTOLOGIC Back-end (P&R) IC rules check, IC Extract (extraction and Spice netlist generation) Technology files 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 45 24 Febbraio 2005 UE - Processo CMOS Massimo Barbaro 46