IBM Academic Initiative

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1 IBM Academic Initiative Modulo 2.1: Architettura dei Sistemi Centrali (Parte Prima) Sapienza- Università di Roma - Dipartimento Informatica

2 Obiettivi del Capitolo 1 Definire la Struttura del Sistema Centrale Definire l architettura del Sistema Centrale Definire le Metriche Definire il Set di Istruzioni 2

3 Definizioni di Base 1 cpu Unita AritmeticoLogica (CA) Centrale (M) Dispositivi di I/O (I,O) Lo Schema di principio di un Sistema per il Calcolo Elettronico (Calcolatore) fu definito da von Neumann nel 1945 Unita di Controllo (CC) 3

4 Definizioni di Base 2 Daisy Chaining Lettore Schede Unita Nastro CPU Multiplexor Sottosistema I/O Perforatrice Canale Stampante Canale Tamburo Disco Canale IL primo Sistema Complesso per la Elaborazione dei dati fu introdotto da IBM col sistema 7094 nel 1952 e presenta le basi della attuale architettura Elaborativa. Disco IperNastro DispositivoTP Canale Multiple Path 4

5 Definizioni di Base 3 Console CPU Modulo I/O Modulo I/O BUS 5 Negli anni 70 la Digital introdusse un Sistema Alternativo detto a BUS sul quale erano basati i calcolatori della classe PDP. Tale schema e alternativo a quello precedente.

6 Sistemi a Bus Multiplo Fonte: W Stalling Architettura ed Organizzazione dei Calcolatori Elettronici Pearson

7 Strutture SMP Un Sistema Multiprocessore Simmetrico (SMP) viene definito da M. Flynn nel La sua principale caratteristica e quella di avere piu di una CPU ma una sola memoria centrale ad accesso multiplo condivisa da tutti i processori Fonte: W Stalling Architettura ed Organizzazione dei Calcolatori Elettronici Pearson

8 Strutture Cluster Molto piu recente e la definizione di Cluster come gruppo di calcolatori completi interconnessi che operano come una risorsa computazionale unificata. Ciascun componente del Cluster viene detto NODO Fonte: W Stalling Architettura ed Organizzazione dei Calcolatori Elettronici Pearson

9 Strutture NUMA Un Sistema Not Uniform Memory Access (NUMA) e un particolare tipo di Cluster nel quale ogni componente (o nodo) puo accedere alla memoria centrale ed ai dispositivi di I/O degli altri nodi. Un tipo particolare di Sistema NUMA detto CC mantiene anche la coerenza tra le chaches dei diversi nodi. Fonte: W Stalling Architettura ed Organizzazione dei Calcolatori Elettronici Pearson

10 L Architettura dei Mainframes IBM S/390 La Architettura dei Mainframes IBM e di tipo SMP. Fonte: W Stalling Architettura ed Organizzazione dei Calcolatori Elettronici Pearson

11 Architetture di Processori con memoria condivisa Multiprocessore simmetrico Multiprocessore a memoria distribuita CPU0 CPU4 centrale CPU5 CPU1 CPU0 switch CPU2 CPU1 centrale CPU6 centrale CPU3 CPU7 CPU2 CPU3 centrale centrale CPU0 CPU1 centrale CPU2 CPU3 centrale NUMA-CC 11

12 NUMA and System z Node = Processor Book Processor Book Node centrale CPU0 CPU1 centrale Memory Cards centrale CPU2 CPU3 centrale L2 Cache N U M A-CC 8 MBA Fanout 16 STIs 12

13 NUMA and System z Memory Cards L2 Cache 8 MBA Fanout 16 STIs 13

14 Processor Book NUMA and System z Rete di Intercomunicazione= Anello bidirezionale tra L2 Caches centrale CPU0 CPU1 centrale Memory Cards Memory Cards L2 Cache L2 Cache 8 MBA Fanout CPU2 CPU3 N U M A-CC 8 MBA Fanout 16 STIs 16 STIs Ring centrale Memory Cards Memory Cards L2 Cache L2 Cache 8 MBA Fanout 14 centrale 16 STIs 8 MBA Fanout 16 STIs

15 System z Processor Book 3 Processor Book 0 Processor Book 1 Processor Book 2 Memory Cards Memory Cards Memory Cards Memory Cards L2 Cache L2 Cache 8 MBA Fanout Ring L2 Cache Structure 8 MBA Fanout 16 STIs 8 MBA Fanout 8 MBA Fanout 16 STIs 16 STIs Ring Structure L2 Cache 16 STIs 2.7 GB/sec STI-MP & STI-A8 STI-MP & STI-A8 I/O Ports FICON Express2 STI-MP & STI-A8 STI-MP & STI-A8 I/O Ports I/O Cage OSA-Express2 STI-MP & STI-A8 STI-MP & STI-A8 STI-MP & STI-A8 ICB-4 2 GB/sec STI-MP & STI-A8 I/O CardI/O Ports ESCON I/O Cage Crypto Express2 Note: Each MBA Fanout card has 2 STI ports. STI connectivity is normally balanced across all installed Books MBA supports 2 GB/sec for ICB3 and ICB-4 and 2.7 GB/sec for I/O channels. ICB-3 actually run at 1GB/sec 15

16 Scalability of IBM System z Parallel Sysplex Coupling Facility Z9 EC Z9 BC SYSPLEX Timer Z9 EC ESCON/FICON Z9 BC Shared Data 16

17 Gerarchie di CPU sempre piu veloci + Memorie sempre più grandi Problema la velocita dei CPU cresce piu della velocita di accesso alle memorie Soluzione Gerarchie di memoria 17

18 Gerarchia memorie (caratteristiche generiche) Capacita (Byte) Accesso (sec) 10 2 registri -9 cache 10x10 (10ns) 30 RAM 50x10 (50 ns) 40 Disco 10x10 (10 ms) Nastro > > x10 (ns) -9-3 >10s

19 Gerarchia memorie (caratteristiche z9) Capacita (Byte) KB 64 volte >2 19 Accesso (sec) registri 3x10 (ns) MB 128GB 2048 volte cache 10x10 (10ns) RAM 50x10 (50 ns) Disco 10x10 (10 ms) Nastro > >10s

20 Memorie Processor Book 3 Memory Cards Centrale L2 Cache L2 CACHE 8 MBA Fanout PU 16 STIs STI-MP & STI-A8 L1 Cache Registri STI-MP & STI-A8 I/O Ports Secondary Storage 20

21 Definizioni Macchine Parallele Macchine parallele Accoppiamneto Stretto (memoria condivisa) Multiprocessor UMA (SMP) Bus singolo Bus Multiplo Commutazione (switch) NUMA Cache (connesse) nocache (paging) Accoppiamento lasco (scambio di messaggi) Multicomputer COMA Solo Cache (unica) MPP Massive Par.Proc Supercomputer COW (Cluster) 21 Es. IBM Parallel Sysplex IBM Cluster 1600

22 Tassonomia di Flynn (1972) and System z9 PARALLEL COMPUTERS SISD SIMD MISD SISD Von Neumann SIMD Array,Vector Processor MISD Nessuna implementazione MIMD Multiprocessor, Multicomputer MIMD? Vector Processor Array Processor UMA Bus Switched Multi Computers Multi Processors COMA NC-NUMA NUMA CC-NUMA Shared memory 22 MPP Grid COW Hypercube Message passing

23 Cluster di Sistemi Centrali Parallel Sysplex Coupling Facility Z9 EC Z9 BC SYSPLEX Timer Z9 EC switch Z9 BC E possibile realizzare un Cluster di Sistemi Mainframes IBM detto Parallel Sysplex. Shared Data 23

24 Tassonomia di Flynn (1972) and Parallel Sysplex PARALLEL COMPUTERS SISD SIMD MISD SISD Von Neumann SIMD Array,Vector Processor MISD Nessuna implementazione MIMD Multiprocessor, Multicomputer MIMD? Vector Processor Array Processor UMA Bus Switched Multi Computers Multi Processors COMA NC-NUMA NUMA CC-NUMA Shared memory 24 MPP Grid COW Hypercube Message passing

25 IBM z9 Processor Data Flow Source : IBM J. RES. & DEV. VOL. 48 NO. 3/4 MAY/JULY 2004 T. J. Slegel,E. Pfeffer,J. A. Magee The IBM eserver z990 microprocessor 25

26 IBM z9 Criptografic Co-Processor Source : IBM J. RES. & DEV. VOL. 48 NO. 3/4 MAY/JULY 2004 T. J. Slegel,E. Pfeffer,J. A. Magee The IBM eserver z990 microprocessor 26

27 Chip IBM z9 Processor Source : IBM J. RES. & DEV. VOL. 48 NO. 3/4 MAY/JULY 2004 T. J. Slegel,E. Pfeffer,J. A. Magee The IBM eserver z990 microprocessor 27

28 Processori IBM z9 Source : IBM J. RES. & DEV. VOL. 48 NO. 3/4 MAY/JULY 2004 T. J. Slegel,E. Pfeffer,J. A. Magee The IBM eserver z990 microprocessor 28

29 Elementi della z/architecture - Pipeline Una istruzione macchina si compone di alcune operazioni in sequenza (fasi) che vengono eseguite in uno ciclo di clock o in piu cicli successivi. In questo secondo caso si parla d architettura a Pipeline Fetch= lettura istruzione da memoria di programma e scrittura nel registro di istruzione Decode= decodifica dell istruzione ( OP code e Operando/i) Execute= esecuzione di operazione in ALU o calcolo dell indirizzo di salto in memoria Memory Access= accesso in lettura o scrittura in memoria Write back = salvataggio risultato dell istruzione nel registro di destinazione 29

30 Elementi della z/architecture - Pipeline La massima velocita di un calcolatore si ottiene alimentandolo continuamente con istruzioni Per fare cio ogni istruzione deve essere eseguita quando la precedente e stata completata. se cio non accade alcuni cicli utili di elaborazione vengono sprecati. Le istruzioni macchina vengono scomposte in microistruzioni comunque eseguibili in un unico ciclo macchina. La sequenza di tali microistruzioni e ottimizzata con varie tecniche. 30

31 Elementi della z/architecture Pipeline,Superscalar Pipeline doppia a 5 step Pipeline Superscalare 31

32 Struttura Interna dei Processori IBM z9 - Pipelining Source : IBM J. RES. & DEV. VOL. 48 NO. 3/4 MAY/JULY 2004 T. J. Slegel,E. Pfeffer,J. A. Magee The IBM eserver z990 microprocessor 32

33 Esempio : La Piattaforma IBM System Z Applications Middleware Operating System & Compilers Architecture Firmware Hardware 33

34 IBM Academic Initiative Modulo 2.1: Architettura dei Sistemi Centrali ( Fine Parte Prima). Sapienza- Università di Roma - Dipartimento Informatica