AXO Architettura dei Calcolatori e Sistema Operativo. gestione di IO e interfacciamento a bus

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1 AXO Architettura dei Calcolatori e Sistema Operativo gestione di IO e interfacciamento a bus

2 Collegamento di una periferica al calcolatore (a livello di sistema) CALCOLATORE MEMORIA PROCESSORE BUS INTERFACCIA PERIFERICA INTERFACCIA Interazioni Esterne PORTE DI ACCESSO (I/O) -stato -comandi -dati (trattati come bit in registri) BUS DI INTERFACCIAMENTO: Seriale/parallelo Dedicato/condiviso Standard/ad hoc (Esempi: RS232C, IEEE488, USB, SCSI: stato/comandi/dati trattati come segnali o codici) - 2 -

3 Porte di accesso (I/O) e bus Porte di accesso: registri indirizzabili e leggibili e/o scrivibili dal processore (accessibili anche da interfaccia lato periferica) e circuiti ausiliari Bus Registro(i) dati: dati forniti dalla periferica alla CPU (ingresso) oppure forniti dalla CPU alla periferica (uscita) Registro comandi: informazioni che determinano il modo di funzionamento della periferica (generate dalla CPU e utilizzate dalla periferica) Registro di stato: informazioni relative allo stato di funzionamento della periferica (generate dalla periferica e utilizzate dalla CPU) Bus indirizzi: indirizzi dei registri, forniti dal master del bus (in generale la CPU) Bus di controllo: segnale di lettura/scrittura, eventuale segnale IOREQ per specificare l accesso a porte di ingresso e uscita - 3 -

4 Registri di interfaccia di I/O (tastiera e video) DATO_ING dato prodotto dalla perfierica bit di interrupt request della periferica (non utilizzati se è previsto interrupt vettorizzato) DATO_USC altri (eventuali) bit di stato dato fornito alla perfierica bit di stato della periferica REG_STATO IR_V IR_T S_USC S_ING altri (eventuali) bit di controllo idem REG_CONTR IE_V IE_T bit di abilitazione a interruput lato periferica

5 Porta di Ingresso (registro dati): livello della microarchitettura dalla CPU: (IOREQ) RD dalla CPU: INDIRIZZO Bus INDIRIZZI Bus DATI Bus di CONTROLLO Decoder segnali di controllo Decoder indirizzi Dall interfaccia della periferica DATO Registro dati L OE Buffer tri-state - 5 -

6 Porta di ingresso: livello logico DATO_ING d a t o D7 D0 Q 7 D 7 Q 0 D 0 dato (byte) da tastiera S_ING unità slave pronta 1 S_ING bit di stato dato valido emetti dato unità master pronta R S emetti stato emetti dato SR asincrono R / W unità master pronta i n I31 d i r i I1 z z o I0 decodificatore di indirizzo azzera stato dato valido - 6 -

7 dalla CPU: IOREQ RD Porta di Uscita (regsitro( dati): livello della microarchitettura dalla CPU: INDIRIZZO Bus INDIRIZZI Bus DATI Bus di CONTROLLO Decoder segnali di controllo Decoder indirizzi all interfaccia della periferica DATO L Registro dati - 7 -

8 Porta di uscita: livello logico DATO_USC D7 d a t o D1 D0 dato (byte) alla stampante unità slave pronta S_USC controllo di sincronìa unita pronta dato valido emetti stato immetti dato R /W unità master pronta i n d i r i z z o I31 I1 I0 decodificatore di indirizzo - 8 -

9 Porta di ingresso/uscita d a t o D7 D1 D0 bus S_ING DATO_ING PA7 PA0 p e r i f e r i c a bit di stato di ingresso CONTR_A PB7 DATO_USC unità slave pronta 1 S_USC controllo di sincronìa PB0 CONTR_B1 CONTR_B2 unità master pronta R / W i n d i r i z z o I31 I2 I1 I0 decodificatore di indirizzo SEL_REG1 SEL_REG0 indirizzo riconosciuto - 9 -

10 Gestione a controllo di programma La sincronizzazione e il trasferimento vengono eseguiti dal programma che richiede l operazione di ingresso/uscita legge il registro di stato dell interfaccia della periferica se lo stato è periferica non pronta il programma torna a leggere il registro di stato; altrimenti esegue il trasferimento del dato Esempio: programma di introduzione di linea da tastiera con eco su video

11 Gestione a interruzione Quando l interfaccia della periferica pone il dato nella porta di ingresso, genera un segnale di interruzione (interrupt) per il processore Il processore interrompe l esecuzione del programma in corso e salta automaticamente a eseguire la routine di risposta all interruzione che gestisce il trasferimento tra porta e memoria Al termine di questo, il processore riprende (in modo trasparente) il programma interrotto

12 Una sola periferica ed un solo livello di interruzione Processore Memoria Programma di risposta (uno solo, in luogo prefissato) BUS INDIRIZZI DATI CONTROLLO INT. ACKNOWLEDGE INT. REQUEST PORTA Attivazione Letto Dato Interfaccia Interfaccia interrompente (una sola)

13 Funzionamento La periferica ha il dato pronto: L interfaccia: pone il dato nella porta e attiva il segnale ATTIVAZIONE; il segnale INTAKNOWLEDGE non è attivo; l interfaccia attiva il segnale INTREQUEST; Il processore: riceve il segnale INTREQUEST; è interrompibile e attiva il segnale INTACKNOWLEDGE L interfaccia riceve INTACKNOWLEDGE, e disattiva INTREQUEST Il processore termina l esecuzione dell istruzione ISA in corso; salva lo stato del programma interrotto e forza nel PC l indirizzo di inizio della routine di risposta esegue il programma di risposta. Durante l esecuzione dell istruzione di lettura della porta, un ciclo di bus abilita la porta e il segnale LETTO di abilitazione della porta arriva all interfaccia L interfaccia disabilita il segnale ATTIVAZIONE e ritiene consegnato il dato. Può iniziare la fornitura del dato successivo, se è già disponibile Il processore quando esegue la IRET torna al programma interrotto

14 Casi reali Più periferiche, più livelli di interruzione identificazione della periferica interrompente e della routine di risposta all interrupt da eseguire (vettore di interruzione) priorità degli interrupt, cioè delle periferiche, e gestione delle richieste contemporanee (risposta alla richiesta più prioritaria, le altre rimangono pendenti): necessità di un meccanismo di arbitraggio interruzioni annidate

15 Vettore di interruzione durante la fase di accettazione di una interruzione, il processore attiva il segnale INTACKNOWLEDGE e genera un ciclo di bus di lettura senza indirizzo; la periferica interrompente che è di turno (tra tutte le contemporaneamente interrompenti è quella più prioritaria) partecipa a questo ciclo di bus, e pone sul bus dati un numero che la identifica (il vettore dell interruzione); il processore usa il vettore per determinare l indirizzo in memoria della procedura di risposta corrispondente. INDIRIZZI DATI CONTROLLO INT ACKNOWLEDGE Periferica Abilitazione Porta del vettore Vettore (fisso e prestabilito) Sono di turno

16 Arbitraggio (priorità e gestione delle richieste contemporanee): linee individuali Linee individuali: semplice gestione delle priorità e dell arbitraggio esplosione del numero di linee all aumentare dei dispositivi INT_REQ1 INT_REQ2 INT_REQn processore periferica 1 periferica 2 periferica n circuito di arbitraggio della priorità INT_ACK1 INT_ACK2 INT_ACKn

17 Arbitraggio (priorità e gestione delle richieste contemporanee): arbitro daisy-chaining CPU L accettazione è fornita a tutte le periferiche del livello Le richieste di interruzione di tutte le periferiche del livello sono accumulate (un solo segnale) INT REQUEST BUS INT ACKNOWLEDGE OK Segnale di autorizzazione: viene propagato solo da chi non ha interrotto. Chi ha interrotto e riceve l autorizzazione, E DI TURNO. Periferica 1 Alta priorità Periferica 2 Media priorità Periferica 3 Bassa priorità

18 Collegamento a una linea di richiesta di interruzione processore tensione di alimentazione V cc resistenza elevatrice R IN T _R E Q interruttore IN T _R E Q perif. 1 perif. 2 perif. n massa IN T _R E Q 1 IN T _R E Q 2 IN T _R E Q n Wired or (funziona in modo attivo basso) INT_REQ = INT_REQ1 + INT_REQ INT_REQn

19 Arbitraggio (priorità e gestione delle richieste contemporanee): arbitro daisy-chaining con più linee Linee condivise in daisy chaining ma separate per priorità processore INT_REQ1 periferica periferica INT_ACK1 INT_REQp periferica periferica circuito di arbitraggio della priorità INT_ACKp

20 Intel 8259A Richieste di interruzione INT REQUEST INT ACKNOWLEDGE) Dal BUS CONTROLLI VETTORE (al BUS DATI) Intel 8259A Interupt controller Tabella di 8 vettori IR0 IR1 IR2 IR3 IR4 IR5 IR6 IR7 Segnali di cooperazione: possono essere usati per collegare tra loro più 8259A in modo da aumentare il numero delle richieste di interruzione Il controllore di interruzione risolve anche il problema delle interruzioni annidate

21 Annidamento e priorità L arbitraggio daisy-chaining risolve il problema della priorità in caso di richieste contemporanee. E possibile annidamento, ma un interrupt a priorità più bassa può interromperne uno a priorità maggiore (effetto indesiderato) Il problema viene risolto attraverso il livello di priorità del processore, che è contenuto nel registro di stato: un interrupt viene accettato solo se ha priorità superiore a quella corrrente del processore Il meccanismo funziona se: All accettazione della richiesta di interruzione il processore salva il PC e il registro di stato Al termine della routine di risposta all interrupt, l istruzione di rientro ripristina il registro di stato e il PC

22 Interrupt per M livelli di priorità (0-7) Il livello 0 è la priorità minima Alle periferiche, o a gruppi di periferiche, vengono assegnati i livelli 1-7 L interruzione di livello 7 viene accettata sempre (interrupt non mascherabile) Il livello corrente di priorità codificato nel registro SR del processore Collegamento con linee in daisy chaining per priorità Quando il processore accetta la richiesta di interruzione salva sulla pila prima il PC e poi il registro SR Istruzione di ritorno da interruzione RTE ripristina SR e PC Interrupt vettorizzato: codice identificativo di 8 bit inviato sulle linee dati del bus punta a un elemento della tabella delle interruzioni che contiene un vettore di interruzione di 32 bit che rappresenta l indirizzo iniziale della routine di risposta all interrupt

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24 Accesso Diretto alla Memoria - DMA Il meccanismo di accesso diretto alla memoria (DMA) prevede che la periferica trasferisca in modo autonomo, cioè senza l intervento del processore che esegue istruzioni di ingresso o uscita del singolo dato, un certo numero di dati in memoria centrale o dalla memoria centrale Il controllore di DMA deve quindi diventare master del bus, togliendo questo ruolo alla CPU: arbitraggio del bus con i segnali Bus request e Bus grant

25 DMA Predisposizione e Attivazione. Una procedura di S.O. scrive nei registri dell interfaccia del DMA l indirizzo della memoria dal quale iniziare il trasferimento l indirizzo sulla periferica dal quale iniziare il trasferimento il numero di dati (parole di memoria) da trasferire la direzione del trasferimento (lettura o scrittura) il comando di avviamento dell operazione Trasferimento di un blocco di dati. Lettura da periferica: ogni volta che arriva un dato dalla periferica all interfaccia di DMA, l interfaccia ruba un ciclo di bus, scrive il dato in memoria, incrementa l indirizzo in memoria, decrementa il numero di dati e aspetta il prossimo dato. Duale in scrittura Per diminuire il tempo tra due cicli successivi rubati, spesso il DMA viene fatto senza restituire al processore il bus durante tutti i trasferimenti di un blocco di dati (DMA Block Transfer). Fine (a interruzione). Se l ultimo dato è stato trasferito, l interfaccia segnala al processore che l operazione in DMA si è conclusa

26 DMA per trasferimento a blocchi BUS REQUEST BUS GRANT PORTA INDIRIZZI DATI CONTROLLO VIA! INDIRIZZO NUMERODATI registro Interfaccia di DMA Interruzione (al controllore di interruzione, attivato quando NUMERODATI si azzera) COMANDI HW Gestore di DMA RichiestaDMA FattoDMA Dato Cattura Controllore della Periferica I tre registri: INDIRIZZO (ad autoincremento) NUMERODATI (ad autodecremento) COMANDI possono essere letti e scritti da programma tramite porte di I/O

27 Interfaccia e registri di un controllore di DMA bit di abilitazione di interruzione bit di segnalazione di avvenuto trasferimento bit di segnalazione di avvenuta richiesta di interruzione registro di stato e controllo bit di read / write altri (eventuali) bit di stato e controllo IR_DMA IE_DMA bit di fine R/ W registro di indirizzo iniziale di blocco dati indirizzo iniziale del blocco registro di dimensione di blocco dati dimensione del blocco

28 Esempio di funzionamento del DMA Il controllore del disco muove la testina posizionandola sulla traccia voluta. Il disco ruota, e il controllore del disco legge i vari settori. Finalmente sotto la testina passa il settore voluto, che viene letto dal controllore. Quando il singolo carattere è disponibile, il controllore del disco lo passa all interfaccia di DMA e le chiede un ciclo di DMA l interfaccia di DMA scrive il carattere in memoria, nella cella di turno del buffer, incrementa l indirizzo memoria, pronto per il successivo carattere, decrementa il conta caratteri dopo aver letto l ultimo carattere del settore, il controllore del disco smette di agire quando l interfaccia di DMA riceve l ultimo carattere del settore genera un segnale di interruzione (interruzione di fine DMA)

29 Arbitraggio daisy-chaining per richieste contemporanee di DMA CPU L accettazione è fornita a tutte le periferiche Le richieste di bus di tutte le periferiche sono accumulate (un solo segnale) BUS REQUEST BUS BUS GRANT OK Segnale di autorizzazione: viene propagato solo da chi non ha chiesto il bus. Chi ha chiesto il bus e riceve l autorizzazione, E DI TURNO. Interf. DMA 1 Alta priorità Interf. DMA 2 Media priorità Interf. DMA 3 Bassa priorità Periferica 1 Periferica 2 Periferica sono di turno

30 Un controllore DMA completo BUS REQUEST BUS GRANT indirizzo indirizzo indirizzo indirizzo PORTA numerodati numerodati numerodati numerodati Interruzione (al controllore controllo di interruzione) Canale 1 controllo Canale 2 controllo Canale 3 controllo Canale 4 registro registro registro registro dato richiesta Interfaccia di Periferica 1 Interfaccia di Periferica 2 Interfaccia di Periferica 3 Interfaccia di Periferica