Elettronica per l informatica. Cosa c è nell unità A. Unità A: Bus di comunicazione. A.1 Architetture di interconnessione A.2 Esempi commerciali

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1 Elettronica per l informatica 1 Cosa c è nell unità A Unità A: Bus di comunicazione A.1 Architetture di interconnessione A.2 Esempi commerciali 2

2 Contenuto dell unità A Architetture di interconnessione Bus, strutture e protocolli Architetture tipiche di interconnessione ed esempi 3 Contenuto dell unità A Architetture di interconnessione Bus, strutture e protocolli Architetture tipiche di interconnessione ed esempi Esempi commerciali Bus PCI Bus USB Bus IEEE 1394 Firewire 4

3 Prerequisiti per l unità A Elettronica di base Calcolatori elettronici 5 Lezione A1 Architetture di interconnessione Cosa sono i bus Tipi di bus Transazioni e arbitraggi Protocolli Architetture tipiche di interconnessione Esempi, prestazioni e comparazioni 6

4 Elettronica per l informatica 7 Indice della lezione A1 Architetture di interconnessione Cosa sono i bus Tipi di bus Transazioni e arbitraggi Protocolli Architetture tipiche di interconnessione Esempi, prestazioni e comparazioni 8

5 I bus Cosa sono i bus? CPU Memory Memory I/O I/O 9 I bus Cosa sono i bus? CPU Memory Memory I/O I/O Control lines 10

6 I bus Cosa sono i bus? CPU Memory Memory I/O I/O Control lines Address lines 11 I bus Cosa sono i bus? CPU Memory Memory I/O I/O Control lines Address lines Data lines 12

7 I bus Cosa sono i bus? CPU Memory Memory I/O I/O Bus Control lines Address lines Data lines 13 I bus Cosa sono i bus? Un autostrada di comunicazione che collega due o più dispositivi Composti da segnali/canali raggrupati Un certo numero di canali compone un bus Per esempio un bus dati a 32 bit è composto fisicamente da 32 canali da 1 bit Un unico set di segnali utilizzato per collegare molti dispositivi È facile aggiungere nuovi dispositivi I dispositivi possono essere spostati tra sistemi che utilizzano lo stesso bus 14

8 I bus Svantaggi Si crea un collo di bottiglia nella comunicazione tra dispositivi La banda del bus può limitare il throughput La massima velocità del bus è limitata da: Lunghezza del bus Numero di dispositivi connessi sul bus Prestazioni dei singoli dispositivi connessi 15 I bus DATA bus Trasporta informazioni tra sorgente e destinazione La sua larghezza (parallelismo) è un fattore chiave per le prestazioni (8, 16, 32 o 64 bit?) ADDRESS bus Identifica la sorgente o la destinazione dei dati Per esempio la CPU deve leggere un istruzione da una certa locazione di memoria La sua larghezza (parallelismo) determina la capacità di memoria del sistema 16

9 I bus CONTROL bus È composto principalmente da segnali di controllo e gestione delle periferiche Segnali di read/write delle memorie Interrupts Clock 17 Elettronica per l informatica 18

10 Indice della lezione A1 Architetture di interconnessione Cosa sono i bus Tipi di bus Transazioni e arbitraggi Protocolli Architetture tipiche di interconnessione Esempi, prestazioni e comparazioni 19 Tipi di bus Dedicati (custom) Linee separate di DATA e ADDRESS Multiplexati Linee condivise di DATA e ADDRESS Linee di controllo aggiuntive (DATA VALID e ADDRESS VALID) Vantaggi Meno linee complessive Svantaggi Controllo del bus più complesso Prestazioni ridotte 20

11 Tipi di bus Bus processore-memoria (custom) Corto (fisicamente) e ad alta velocità Deve solo indirizzare la memoria di sistema Ottimizzato per trasferimenti di blocchi di dati nella cache Backplane bus (standard) Il backplane è una struttura di interconnessione su scheda (anche specifiche meccaniche) Permette la coesistenza di processori, memorie e dispositivi di input-output (I/O) Un unico standard bus per molti componenti diversi 21 Tipi di bus Bus Input-Output (standard industriale) Normalmente più lungo e lento Deve indirizzare (molti) dispositivi (molto) diversi tra loro Si collega al bus memoria-processore o al backplane 22

12 Tipi di bus Sincrono Eventi determinati dai segnali di clock Il CONTROL bus include le linee di clock Tutti i dispositivi sul bus devono/possono leggere il segnale di clock Eventi sincronizzati sul fronte di salita del clock Normalmente un evento dura un ciclo di clock Poca logica di controllo, molto veloce Ogni dispositivo deve funzionare con lo stesso clock Per evitare skew il bus non deve essere lungo (se è molto veloce) 23 Tipi di bus Asincrono Non è basato su un segnale di clock Può ospitare classi di dispositivi molto diversi funzionanti a frequenze differenti Può essere allungato (fisicamente) senza incorrere in problemi di skew Richiede un protocollo di handshake 24

13 Elettronica per l informatica 25 Indice della lezione A1 Architetture di interconnessione Cosa sono i bus Tipi di bus Transazioni e arbitraggi Protocolli Architetture tipiche di interconnessione Esempi, prestazioni e comparazioni 26

14 Transazioni Una transazione (completa) su bus è composta tipicamente da tre fasi distinte Arbitraggio: come ottenere l accesso alle risorse del bus Richiesta: invio del comando e degli indirizzi Azione: effettivo trasferimento dei dati secondo le specifiche dettate nella richiesta 27 Master & Slave Transazione tipica su bus: Invio del comando e dell indirizzo (richiesta) Trasferimento dei dati (azione) Il MASTER è colui che invia il comando (e l indirizzo) Lo SLAVE è colui che risponde all indirizzo Inviando dati se il MASTER vuole leggere Ricevendo dati se il MASTER vuole scrivere Bus Master comando dati Bus Slave 28

15 Master & Slave Bus MASTER Controlla il bus, inizia le transazioni Bus SLAVE Attivato dalla transazione (indirizzo) Bus Protocol Insieme di eventi e tempistiche (specifiche) necessari al trasferimento dell informazione Master Slave Control lines Address lines Data lines 29 Arbitraggio L arbitraggio è uno dei temi più importanti nel progetto di bus di comunicazione: Come riservare il bus per un dispositivo (periferica) che intende utilizzarlo? Architettura MASTER-SLAVE (evita il caos) SOLO il bus MASTER può controllare l accesso al bus (inizia e controlla TUTTE le richieste su bus) Lo SLAVErisponde alle richieste di lettura/scrittura Il sistema più semplice Il processore è l unico bus MASTER Tutte le richieste devono essere gestite dal processore (cosa che può essere uno svantaggio) 30

16 Arbitraggio Bus MASTER (BM) multipli (sistemi multimaster) con segnale di Bus Request (BR): Un BM che vuole utilizzare il bus lo segnala sul BR Un BM non può utilizzare il bus se non viene concessa l autorizzazione dall arbitro di bus Un BM deve comunicare all arbitro di bus la fine delle sue operazioni sul bus L arbitro deve bilanciare due fattori: Priorità: il dispositivo con più alta priorità deve essere servito prima Code: il dispositivo con più bassa priorità deve comunque poter accedere al bus 31 Arbitraggio I sistemi di arbitraggio più comuni sono sostanzialmente di 4 tipi: Daisy chain Centralizzato (o parallelo) Distribuito con verifica dell ID del dispositivo: ogni dispositivo che vuole il bus comunica il proprio codice sul bus Distribuito con verifica della collisione : ETHERNET utilizza questo metodo 32

17 Arbitraggio Daisy chain Vantaggio: semplice Svantaggi: Un dispositivo a bassa priorità rischia di non essere mai servito Il segnale di GRANT in cascata può limitare la velocità del bus Grant Grant ID 1 ID 2 ID N Bus Arbiter Grant Release Request 33 Arbitraggio Centralizzato/parallelo Bus processore/memoria e bus I/O ad alta velocità ID 1 ID 2 ID N Grant Grant Grant Req. Bus Arbiter Req. Req. BUS 34

18 Arbitraggio Distribuito Ogni dispositivo è dotato di una propria linea di request e osserva lo stato di tutte le altre linee di request provenienti dagli altri dispositivi connessi al bus 35 Elettronica per l informatica 36

19 Indice della lezione A1 Architetture di interconnessione Cosa sono i bus Tipi di bus Transazioni e arbitraggi Protocolli Architetture tipiche di interconnessione Esempi, prestazioni e comparazioni 37 Protocolli Protocollo sincrono clk BR Grant Comando Indirizzo Data Cmd+Addr Data1 Data2 38

20 Protocolli Protocollo sincrono Lo SLAVEindica quando è pronto per la fase dati clk I trasferimenti avvengono alla frequenza del bus clk BR Grant Comando Indirizzo Cmd+Addr Wait Data Data1 Data1 Data2 39 Protocolli Protocollo asincrono: operazione di scrittura (write) Indirizzi Il MASTER scrive gli indirizzi Nuovi indirizzi Dati Il MASTER scrive i dati Read/nWrite Request ACK T0 T1 T2 T3 T4 T5 T0: il MASTER scrive dati, indirizzi e direzione 40

21 Protocolli Protocollo asincrono: operazione di scrittura (write) Indirizzi Il MASTER scrive gli indirizzi Nuovi indirizzi Dati Il MASTER scrive i dati Read/nWrite Request ACK T0 T1 T2 T3 T4 T5 T1: il MASTER alza il segnale di request 41 Protocolli Protocollo asincrono: operazione di scrittura (write) Indirizzi Il MASTER scrive gli indirizzi Nuovi indirizzi Dati Il MASTER scrive i dati Read/nWrite Request ACK T0 T1 T2 T3 T4 T5 T2: lo SLAVE alza ACKad indicare dati ricevuti 42

22 Protocolli Protocollo asincrono: operazione di scrittura (write) Indirizzi Il MASTER scrive gli indirizzi Nuovi indirizzi Dati Il MASTER scrive i dati Read/nWrite Request ACK T0 T1 T2 T3 T4 T5 T3: il MASTER rilascia il segnale di request 43 Protocolli Protocollo asincrono: operazione di scrittura (write) Indirizzi Il MASTER scrive gli indirizzi Nuovi indirizzi Dati Il MASTER scrive i dati Read/nWrite Request ACK T0 T1 T2 T3 T4 T5 T4: lo SLAVE rilascia ACK 44

23 Protocolli Protocollo asincrono: operazione di lettura (read) Indirizzi Il MASTER scrive gli indirizzi Nuovi indirizzi Dati Read/nWrite Request ACK T0 T1 T2 T3 T4 T5 T0: il MASTER scrive indirizzi e direzione 45 Protocolli Protocollo asincrono: operazione di lettura (read) Indirizzi Il MASTER scrive gli indirizzi Nuovi indirizzi Dati Read/nWrite Request ACK T0 T1 T2 T3 T4 T5 T1: il MASTER alza il segnale di request 46

24 Protocolli Protocollo asincrono: operazione di lettura (read) Indirizzi Il MASTER scrive gli indirizzi Nuovi indirizzi Dati Read/nWrite Request ACK T0 T1 T2 T3 T4 T5 T2: lo SLAVE alza ACKad indicare che è pronto a trasmettere 47 Protocolli Protocollo asincrono: operazione di lettura (read) Indirizzi Il MASTER scrive gli indirizzi Nuovi indirizzi Dati Read/nWrite Request ACK T0 T1 T2 T3 T4 T5 T3: il MASTER rilascia il segnae di request(dati ricevuti) 48

25 Protocolli Protocollo asincrono: operazione di lettura (read) Indirizzi Il MASTER scrive gli indirizzi Nuovi indirizzi Dati Read/nWrite Request ACK T0 T1 T2 T3 T4 T5 T4: lo SLAVE rilascia ACK 49 Elettronica per l informatica 50

26 Indice della lezione A1 Architetture di interconnessione Cosa sono i bus Tipi di bus Transazioni e arbitraggi Protocolli Architetture tipiche di interconnessione Esempi, prestazioni e comparazioni 51 Architetture di elaborazione Singolo bus (backplane) Utilizzato per tutte le comunicazioni Semplice ed economico Lento per le comunicazioni processore-memoria Backplane Bus Processore Memoria Dispositivi di I/O 52

27 Architetture di elaborazione Doppio bus Bus dedicato ad alta velocità processore-memoria Bus I/O: espansione dedicata per dispositivi di I/O Processore Bus processore-memoria Memoria Adattatore bus Adattatore bus Adattatore bus I/O Bus I/O Bus I/O Bus 53 Architetture di elaborazione Triplo bus Pochi adattatori interferiscono con il bus processore-memoria Bus di I/O sono connessi al backplane Processore Bus processore-memoria Memoria Adattatore bus Backplane Bus Adattatore bus Adattatore bus I/O Bus 54

28 Architetture di elaborazione Esempio: Intel chipset Pentium Northbridge Memoria Grafica Southbridge Bus PCI Disk controllers USB Audio I/O seriali Controllore degli interrupt Timers 55 Chipset Intel Pentium 56

29 Architettura Intel Pentium Bus processore-memoria Bus PCI Bus I/O 57 Elettronica per l informatica 58

30 Indice della lezione A1 Architetture di interconnessione Cosa sono i bus Tipi di bus Transazioni e arbitraggi Protocolli Architetture tipiche di interconnessione Esempi, prestazioni e comparazioni 59 Incremento delle prestazioni dei bus Incremento della banda Linee separate per indirizzi e dati Un solo colpo di clock (ciclo) per indirizzi e dati Costo: più linee di bus Larghezza del bus dati Con un bus più largo, i trasferimenti di più parole di dati richiedono meno cicli Costo: più linee di bus 60

31 Incremento delle prestazioni dei bus Incremento della banda Trasferimenti a blocchi (burst) Permettono la trasmissione di più parole di dati inviando un solo indirizzo all inizio Il bus non viene rilasciato fino a quando l ultima parola non è stata trasferita Costi: maggiore complessità nella gestione peggiore tempo di risposta a fronte di una richiesta del MASTER 61 Incremento delle prestazioni dei bus Incremento della velocità di trasferimento in un bus multimaster Arbitraggio sovrapposto Viene effettuato l arbitraggio per la prossima transazione durante quella attuale (branch prediction) Bus parking Il MASTER tiene il bus e realizza transazioni multiple fino a quando altri MASTER non avanzano richieste Packetswitched bus Fasi separate di ADDRESS e DATA Arbitraggi separati per ogni fase TAG di identificazione per il matching delle fasi 62

32 Comparazione Opzioni Larghezza di bus Larghezza dati Trasferimenti Bus MASTER Clock Protocollo Alte prestazioni Linee separate dati e indirizzi + è largo + è veloce Parole multiple MultiMASTER (arbitraggio) Sincrono Pipeline Economico Linee dati e indirizzi multiplexate + è stretto + è economico Parole singole Un solo MASTER (no arbitraggio) Asincrono Seriale 63 Comparazione Caratteristiche Bus type Larghezza bus dati Address/data Multiplexati Multimaster Arbitraggio Clock Lunghezza max. bus Numero m ax. di dispositivi PCI Backplane SI SI Centralizzato Arbitraggio parallelo Sincrono 33-66Mhz 0.5 metri 1024 segmentati (32 disp. x segmento) SCSI Input/output 8-32 SI SI Auto-selezione Asincrono o Sincrono (5-10MHz) 25 metri 7 31 (larghezza di bus -1) 64

33 Sommario lezione A1 Architetture di interconnessione Cosa sono i bus Tipi di bus Transazioni e arbitraggi Protocolli Architetture tipiche di interconnessione Esempi, prestazioni e comparazioni 65 Verifica lezione A1 Cos è un bus? Da cosa è composto? Cos è un bus multiplexato? Cosa si intende per architettura MASTER-SLAVE? Come funziona il protocollo sincrono? Cos è l arbitraggio di bus? Come funziona un bus packet switched? Cos è un handshake? 66

34 Fonti Dave Patterson, Computer Architecture and Engineering, Bus design, Berkeley 67 Prossima lezione (A2) Esempi commerciali Bus PCI Bus USB Bus IEEE 1394 Firewire 68