Architettura di un Computer. Il Microprocessore. Il processore (I) Componenti Principali di un Computer. Famiglie di Processori. Il Processore (II)

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1 Architettura di u Computer Il Microprocessore Processore CU e ALU Bus di Itercoessioe Memoria d u so RAM e ROM Memorie di Massa Cotroller, dispositivi I/O e comuicazioe Uit Cetrale 1 Memorie di massa estere Video Stampate Dispositivi di comuicazioe 2 Compoeti Pricipali di u Computer Uit cetrale u CPU (Microprocessore) F CU F ALU u Memoria F Geerale/d uso F di massa itera Uit Pe riferiche u Solo Iput F Mouse F Tastiera F Scaer u Solo Output F Video F Stampate u Sia Iput che Output F Modem F Memoria di Massa Il processore (I) Il processore com posto da uit di cotrollo iterpreta i comadi proveieti dalla tastiera, dalle altre uit periferiche e dalla memoria. uit aritmetico-logica esegue le operazioi sotto il cotrollo dell uit di cotrollo (sposta, addizioa, sottrai, ). 3 4 Il Processore (II) Famiglie di Processori ALU CU BUS INTERNO REGISTRI BUS DATI BUS INDIRIZZI INTEL u 8086 u u u u Petium u Petium MMX u Petium II u Petium III u Petium IV MOTOROLA u 6800 u u u SUN DIGITAL (COMPAQ) 5 6 A model of timed omega-tree automata 1

2 Caratteristiche di u processore Velocità dei processori Dimesioe del bus u umero di fili che costituiscoo il bus Velocit di elaborazioe u misurata i umero di operazioi al secodo MIPS oppure i MHz Numero di trasistor coteuti el chip Set di istruzioi implemetate u CISC, RISC, CRISP, Legge di JOY (previsioe sull aumeto di velocit) MIPS = 2 (ao-1984) Il re dimeto dei processori adat o molto vicio alle previsioi di Joy 7 8 Trasistor F Piccoli iterruttori che implemetao le fuzioi i u microprocessore Cofroto: Numero di Trasistor Legge di Moore (1965): Il umero di trasistor i u golo si chip raddoppia ogi ao e mezzo Moore stato uo d ei fodatori di INTEL Itel386 Itel406 Petium Petium Pro Petium MMX Petium II Petium III 9 10 Evoluzioe P Itel (I) Evoluzioe P Itel (II) Nome Data Velocit Trasistor Bus KHz KHz MHz MHz MHz Itel MHz Itel MHZ Petium MHz Petium Pro MHz Petium MMX MHz Petium II MHz Petium III MHz Merced MHz A model of timed omega-tree automata 2

3 La cache del processore Set di Istruzioi Processore Memoria Cache I liv. Cache di II liv. Bus di Itercoessioe Memoria Cetrale Memoria estremamete veloce (e costosa) u situata all itero del processore (I livello) u situate all estero del processore (II livello) Vegoo usate come aree di Isieme di semplici operazioi che pu eseguire u microprocessore F CISC: Complex Istructio Set Chips F RISC: Reduced Istructio Set Chips F CRISC: Complex RISC CISC: più di 300 Istruzioi Pu eseguire istruzioi complesse, ad esempio si possoo moltiplicare due umeri. Istruzioi eseguite da u microprogramma. L esecuzioe di ua istruzioe pu predere vari cicli. Soltato l 80% delle istruzioi effettivamete utilizzato. RISC: meo di 200 Istruzioi Esegue istruzioi semplici, ad esempio, per moltiplicare due umeri si esegue pi volte la somma. u A*B = A+A+ Æ Æ +AÆ Istruzioi eseguite dall hardware. Pi istruzioi eseg uite i u uico ciclo. Pi ecoomici dei CISC Compatibilità tra P Diversi Ogi processore usa il proprio isieme di comadi per eseguire le operazioi richieste Programmi scritti per u processore o soo utilizzabili su di u altro processore u Es. u programma che fuzioa su u P Petium o fuzioa su u processore Motorola (computer Apple). U P pu simulare degli altri. Migliorare le prestazioi di u P Capacit dat i Aumetare umero di bit da elaborare (8, 16, 32, 64 bit) Velocit di elaboraz ioe Aumetare la velocit del clock Efficieza Cambiare il set di istruzioi Area Occupata Passare da allumiio a rame A model of timed omega-tree automata 3

4 Coprocessori e P Paralleli Coprocessore matematico CPU CO- P F Processori che aumetao la capacit di calcolo di u computer. CPU 1 Parte Rimaete Computer CPU 2 Parte Rimaete Computer Processore di supporto, predisposto per operazioi matematiche su umeri co la virgola. Utilizzato soprattutto i applicazioi che richiedoo elevata capacit di calcolo: u programmi di simulazioe tridimesioale (igegeria o architettura). u programmi per fisica, matematica, astroomia Processori Dedicati Grafica Suoo Lisp Machie Gestioe videoregistratori, telecamere, TV DSP: Digital Sigal Processig u Sistema freate ABS u Sospesioi autolivellati La Memoria d Uso La Memoria d Uso Memoria (I) Processore CU e ALU Memoria d us o RAM e Posto dove vegoo immagazziati i dati e i programmi. Memorie di Massa Bus di Itercoessioe Cotroller, dispositivi I/O e comuicazioe Uit Possiamo cosiderarla come u Ogi casella (cella) ha u umero (idirizzo). Possiamo accedere al coteuto della cella tramite il suo idirizzo. Memorie di massa estere Video Stampate Dispositivi di comuicazioe A model of timed omega-tree automata 4

5 Memoria (II) Chip di Memoria Volatile: i dati vegoo persi ua volta tolta l alimetazioe al Memoria o Volatile: ache i asseza di alimetazioe, i dati soo coservati. F RAM: Radom Access Memory Memoria ad Accesso Casuale Volatile - Diamica F ROM: Read Oly Memory Memoria a Sola Lettura No Volatile - Statica RAM Memoria diamica, volatile Coserva dati e programmi Radom ( c asuale ): a d accesso diretto v Diretto: CD musicale v Sequeziale: cassetta musicale Dimesioe Memoria (I) F La dimesioe della memoria legata alla lughezza dell idirizzo e alla dimesioe del bus. Co 8 bit si potrebbero idirizzare solo 256 celle di memoria. Tramite uo stratagemma il P 8080 riesce ad idirizzare 64KB Dimesioe Memoria (II) F bus a 32 bit RAM 4 GB (2 32 byte = 4 * 2 30 byte ) F bus a 64 bit RAM 2 24 TB (2 64 byte = 2 24 *2 40 byte ) Cofroto di Memorie Dimesioe Mb F 2 32 < Numero secodi i u secolo < 2 33 F 2 57 < Secodi dalla creazioe del sistema solare < Mb 64Kb 256Kb 1Mb 4Mb 16Mb A model of timed omega-tree automata 5

6 Accesso alla Memoria Velocità di Accesso Gestisce l accesso alla memor ia Cotroller della memor ia Chip di memor ia Posto dove soo memor Tempo di Accesso: tempo ecessario per leggere u dato da ua certa locazioe di memoria. F Sarebbe meglio distiguere il tempo di accesso i scrittura da quello i lettura, i geere differiscoo. i dati Ciclo di Tempo miimo richiesto tra due accessi cosecutivi. F Il tempo di accesso misura to i aosecodi (s) 1 aosecodo = 1 miliardesimo di secodo Cofroto di Memorie Velocit (i s) Tipi di Memorie Wait State DRAM: Dyamic RAM F Diamica perch ha bisogo di cotiui (ogi due ms) cicli di refresh (aggiorameto dei dati preseti i essa) F Pregi: basso costo e gradi capacit di memoria di u sigolo chip F Difetti: il cotroller, per ogi sigolo bit, deve idicare al chip di memoria l idirizzo della tempo morto idotto dal ciclo di refresh durate questo tempo la CPU o pu far e iete i dati possoo essere trasferiti solo dopo ogi refresh A model of timed omega-tree automata 6

7 SRAM Croologia Static RAM: No ecessita di cicli di refresh Molto costosa Molto veloce Utilizzata come memoria cache DRAM Primi PC FPM DRAM Tarda era 486 EDO DRAM Petium SDRAM Petium MMX SRAM Memoria Cache Moduli di Memoria Capacità del Circuiti che cotegoo chip di memoria F SIMM: Sigle I-lie Memory Module F cosetivao di trasferire 8 bit alla volta F 90 itrodotte SIMM per dati a 32 bit F DIMM: Double I-lie Memory Module F cosete di trasferire 64 bit alla volta 1976: bit Oggi: oltre u miliardo di bit 10 copie dell opera omia di Shakespeare 4 ore di musica (qualit d i u CD) 15 miuti di immagii video Pi chip for mao u modulo di memoria La Memoria Virtuale (I) Memoria Virtuale (II) s I programmi possoo eccedere la capacit della memoria di ogi pr ogramma (o dati) soo preseti i memoria cetrale solamete quelli i uso No esiste fisicamete ma solo logicamete Rede i programmi ed i dati idipedeti dalla effettiva dimesioe della memoria Utilizzato da molti dei sistemi operativi attuali. I dati o usati soo messi sull hard disk Nel 1997: 1MB di HD 160 lire 1MB di RAM lire A model of timed omega-tree automata 7

8 Memoria Virtuale (III) Memoria Cache I dati i ccessoe vego o spostati tempo raeamete sull hard disk All occorreza i dati vegoo trasferiti uo vamete 43 ella Memoria ad accesso veloce iterposta tra processore e RAM. Cotiee istruzioe e dati di immediato o prossimo utilizzo. Il cerca prima ella cache poi ella RAM Nella cache ci soo sia il dato che iformazioi sul suo idirizzo. Esistoo cache di primo e secodo livello. 44 Buffer Memoria RAM cuscietto o tampoe dove vegoo messi temporaeamete i dati durate il trasferimeto da/verso periferiche Coservao i dati immessi da tastiera prima che vegao accettati dalla CPU. Coservao i dati associati ad operazioi di taglia/copia e icolla (clipboard) 45 Memoria statica, o volatile Coteuto ialterabile predisposto i fase di produzioe Cotiee istruzioi eseguite all accesioe del computer (software di diagostica) Sistema Operativo e/o Programmi applicativi La ROM pi vel oce della RAM No espadibil e come la RAM 46 Tipi di Memoria ROM PROM: Programmable ROM Tipo di ROM che si pu programmare ua sola volta co apparecchiature speciali e costose. EPROM: Erasable PROM Memoria ROM programmabile e cacellabile EEPROM: Elettrically Erasable PROM Riprogrammabile tramite impulsi elettrici seza doverla rimuovere. Coservao i dati relativi alla cofigurazioe di u sistema (usate ache i televisori, radio, videoregistratori per coservare la sitoia). 47 Gerarchia di Memorie Dimesioe Memoria Cache Volatile Memoria Cetrale Memoria di Massa (dischi) Volatile No Volatile Costo Velocit 48 A model of timed omega-tree automata 8

9 Iterazioe tra CPU e RAM Schema di Iterazioe Iteragiscoo ell esecuzioe di programmi e ell elaborazioe di dati Iteragiscoo i u processo di quattro fasi F caricameto F decodifica F esecuzioe F memorizzazioe CU Deco difica Caricameto ALU Esecuzioe Memor izzazioe Fasi 1 e 2 Fasi 3 e 4 Caricameto: La CU preleva l istruzioe successiva presete i memoria e la immagazzia al suo itero i u registro. Decodifica : La CU iterpreta l istruzioe e trasferisce i dati a cui questa fa riferimeto dalla RAM alla ALU. Esecuzioe: La ALU esegue l operazioe logica o aritmetica richiesta. Memorizzazioe: I risultati delle operazioi svolte soo immagazziati ella RAM oppure i u registro della ALU detto accumulatore Tempi dell Iterazioe Tempo di istruzioe: tempo ecessario per portare a termie le fasi 1 e 2 Tempo di esecuzioe: tempo ecessario per portare a termie le fasi 3 e 4 53 A model of timed omega-tree automata 9