Struttura dei calcolatori

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1 Struttura dei calcolatori Organizzazione di un semplice calcolatore CPU (Unità centrale di elaborazione) Memoria principale Dispositivi ingresso Dispositivi uscita Bus

2 Organizzazione di un semplice calcolatore La CPU è composta da un unita di controllo, un insieme di registri ed una ALU Un registro è un dispositivo in grado di memorizzare gruppi di bit di dimensione fissa (es 16,32 bit) Registri speciali: PC: indirizzo dell istruzione corrente IR: contiene l istruzione corrente A: Contiene il risultato o un operando dell operazione corrente La memoria principale contiene sia i dati che le istruzioni La memoria è un dispositivo in grado di memorizzare diversi gruppi di bit (parole di memoria) I dispositivi per l ingresso e l uscita (I/O) producono o ricevono dati da ( o verso) l esterno Organizzazione della CPU: il data-path Il data-path è la parte della CPU che contiene la ALU con con i suoi input ed output La ALU esegue operazioni aritmetiche o logiche sui dati contenuti nei suoi registri d ingresso e memorizza il risultato nel registro d uscita Ciclo del data-path: passaggio di due operandi attraverso la ALU e memorizzazione del risultato

3 Ciclo istruzione Fetch Istruzione CPU Memoria Indirizzo PC 100 ADD R3,R5,R0 100 IR ADD R3,R5,R0 CU IP Memoria[PC] PC PC+1 Ciclo istruzione Decodifica Indirizzo PC 101 ADD R3,R5,R0 100 IR ADD R3,R5,R0 CU

4 Ciclo istruzione esecuzione Indirizzo PC 101 ADD R3,R5,R0 100 IR ADD R3,R5,R0 CU INPUT1 R3 INPUT2 R5 ALUSomma R0 OUPUT Ciclo Istruzione 1 Preleva l istruzione seguente dalla memoria e copiala nel registro istruzioni (fetch) 2 Cambia il program counter per indicare l istruzione seguente 3 Determina il tipo di istruzione letta (fase di decodifica) 4 Se l istruzione usa una parola di memoria determina dove si trova (l indirizzo) 5 Se necessario copiala in un registro della CPU (fetch operandi) 6 Esegui l istruzione (fase di execute) 7 Torna al punto 1

5 Es Segnale di sincronizzazione (clock) E un segnale con le seguenti caratteristiche: E un segnale binario E un segnale periodico (durata T), ossia frequenza f=1/t Può essere asimmetrico: La durata del livello basso (clock LOW pulse width) diversa da quella del livello alto (clock HIGH pulse width) 1 Fronte di discesa (transizione negativa) 0 Fronte di salita (transizione positiva) Periodo T nella realtà le transizioni 0 1 e 1 0 non sono istantanee Segnale di sincronizzazione (clock) Le varie attività della CPU hanno inizio in corrispondenza di tempi ben precisi stabiliti del clock In generale completare un istruzione richiede più colpi di clock, tale grandezza si chiama Clock Per Instruction (CPI) Con la tecnologia attuale la frequenza del clock della CPU è dell ordine dei GHz (1GHz = 10 9 T= 1ns) Pentium IV 34 GHz Ipotizzando 4 CPI in media, una CPU con f=1ghz ha ¼ x 10 9 =0,25 x 10 3 x 10 6 =250 Mips Come effettuare la media? Non tutte le istruzioni sono eseguite con la stessa frequenza

6 Esempio Ammettiamo che il caricamento dei registri d ingresso (copia del contenuto dei registri generici in quelli d ingresso) richieda 5 ns (1ns=10-9 s), l elaborazione della ALU 10 ns e la memorizzazione del risultato nel registro di uscita 5ns La ALU completerà un operazione in ns = 20 ns Il numero massimo di operazioni (di questo tipo) che possono essere eseguite in un secondo vale 1/20ns = 0,05 x 10 9 = 50 MIPS (Milioni di operazioni al secondo) Trascurando la fase di fetch Il MIPS è una metrica per misurare la velocità di esecuzione di una CPU, anche se poco impiegata in pratica Le prestazioni di una CPU sono invece comunemente espresse misurando il tempo di esecuzione di programmi di test (benchmark) Vedi http: wwwspecorg Esempio Temporizzazioni INPUT1 R3 INPUT2 R5 ALUSomma R0 OUTPUT 5 ns Nell esempio precedente si può immaginare che la CPU riceva un segnale di clock con frequenza 1/5 ns = 0,2 x 10 9 = 200 MHz L istruzione è caratterizzata da CPI=4

7 Esercizio Un programma P viene eseguito in 10 sec sul un calcolatore A con fa=400mhz Ammettendo di poter costruire un calcolatore B con frequenza di clock fb maggiore di quella di A, ma con un numero di cicli per istruzione maggiore del 20%, quale valore deve avere fb affinchè P termini in 6 sec? Soluzione CPI A 10 s fa x TA = # colpi di clock fa x TA / CPIA = # istruzioni fa x TA / CPIA = fb x TB / (12)xCPIA fb = fa x TA/TB x 120 = 400 x 10/6 x 120 = 800 MHz

8 Evoluzione dei criteri di realizzazione di CPU Inizialmente il set d istruzioni dei calcolatori era composto da poche istruzioni semplici (eseguibili in pochi cicli di clock) Il set fu presto aumentato includendo istruzioni complesse ad esempio operazioni floating point Disporre di istruzioni complesse direttamente eseguite in hw spesso comporta un aumento delle prestazioni poiché è possibile eseguire più attività in parallelo Negli anni 50, per garantire compatibilità fra modelli di calcolatori con costo/prestazioni differenti, l IBM introduce la tecnica dell esecuzione mediante interpretazione Due calcolatori sono compatibili se hanno lo stesso set di istruzioni Modello fascia alta esecuzione diretta (+ prestazioni, + costo) Modello fascia bassa esecuzione interpretata (-prestazioni, -costo) Macchine CISC Complex Instruction Set Computer Filosofia anni Repertorio esteso di istruzioni per facilitare la programmazione Lunghezza delle istruzioni variabile con decodifica complessa (il significato di un campo dipende dal valore dei campi precedenti) Spostare funzionalità dentro la CPU L interprete è un microprogrmma (insieme microistruzioni) memorizzato in memorie veloci, dette control store Ad esempio il VAX aveva più di 200 istruzioni Il set d istruzioni venne progettato considerando esecuzione interpretata La realizzazione di hw per l esecuzione diretta divenne difficile Anche i primi microprocessori erano macchine CISC (Motorola 68000)

9 Macchine CISC Un esempio numerico Ammettiamo che una istruzione macchina richieda 10 microistruzioni e 2 accessi in memoria centrale (es leggere gli operandi) Una microistruzione è eseguita in 100 ns, l accesso in memoria in 500 ns Il costo totale è: 10 x x 500 = 2000 ns = 2µs In caso di esecuzione hw ideale (costo esecuzione 0), tempo = 2x500=1000ns = 1µs Nota, in caso di tempo di accesso alle microistruzioni pari al tempo di accesso in memoria centrale (10+2)x500 = 6000 ns =6µs Architettura RISC Reduced Instruction Set Computer Filosofia proposta alle fine degli anni 70 Nell 80 progettazione del MIPS, e poi del chip SPARC L idea chiave è progettare un set istruzioni in modo da aumentare il numero di istruzioni che, nell unità di tempo, possono iniziare l esecuzione (idealmente una per colpo di clock)

10 Principi di progettazione del set istruzioni 1 Tutte le istruzioni frequenti eseguite direttamente in hw 2 Massimizzare la velocità con la quale vengono iniziate nuove istruzioni La durata dell esecuzione di una singola istruzione può anche aumentare 3 Rendere semplice la decodifica Istruzioni con pochi formati 4 Solo due istruzioni, load e store, dovrebbero accedere in memoria Ciò consente da un lato di effettuare operazioni con operandi nei registri e dall altro di sovrapporre l accesso alla memoria con l esecuzione di altre operazioni 5 Disporre di molti registri Ciò per evitare di dover ricaricare un registro Tecniche per aumentare le prestazioni In generale esistono varie tecniche per migliorare le prestazioni di un sistema di calcolo Aumentare la frequenza della CPU e/o diminuire CPI Sfruttare qualche forma di parallelismo a livello della singola istruzione Ridurre il tempo di accesso alla memoria Memoria cache Impiego di più processori

11 Pipelining Ann, Brian, Cathy, Dave hanno un carico di panni da lavare,asciugare,stirare A B C D Lavatrice 30 minuti Asciugatrice 40 minuti Stiratura takes 20 minuti (*)Tratto da Hennessy,Patterson, Architettura dei computer: un approccio quantitativo, Jackson Sequential Laundry 6 PM Midnight Time T a s k O r d e r A B C D Sequential laundry = 6 ore per 4 carichi

12 Pipelined Laundry 6 PM Midnight Time T a s k O r d e r A B C D Pipelined laundry = 35 ore per 4 carichi Pipelined Laundry 6 PM Midnight T a s k O r d e r A B C Time Il ritardo (latenza) non diminuisice Aumenta il throughput del sistema Pipeline limitato dallo stadio più lento Più task simultaneamente Speedup potenziale= numero di stadi E richiesto del tempo per riempire la pipeline D

13 Parallelismo a livello istruzione Pipelining Suddividere l esecuzione dell istruzione in fasi consecutive Ogni fase viene gestita da uno stadio Gli stadi possono lavorare in parallelo I risultati dello stadio i sono passati in ingresso allo stadio i+1 Aumenta il numero delle istruzioni iniziate per secondo (banda) In teoria un aumento della banda pari al numero di stadi In generale la latenza (ossia la durata totale dell esecuzione di una istruzione) aumenta Parallelismo a livello istruzione Pipelining

14 Parallelismo a livello istruzione Architetture superscalari (doppia pipeline) Pipeline specializzate Le istruzioni eseguite in parallelo devono essere compatibili (non usare gli stessi registri o dipendere dal risultato delle altre istruzioni) Parallelismo a livello istruzione Architetture superscalari (unità funzionali multiple) Le unità dello stadio 4 sono più lente delle altre (richiedono + cicli di clock) Devono accedere alla memoria, o eseguire operazioni fp

15 Memoria principale (RAM Random Access Memory) nozioni di base n 1 byte Insieme di n celle di memoria Ogni cella memorizza un byte Ogni cella è univocamente individuata da un indirizzo IND (indirizzo di memoria) k byte formano una parola (es: k=4) Parola allineata se inizia dal byte con indirizzo IND tale IND mod k =0 Sono possibili due operazioni: lettura e scrittura Caratteristiche principali: capacità (tipica MB), 1K=1024,1 M = 1024K, tempo di accesso indipendente dalla posizione (tipico, 10 ns), Le informazioni sono volatili (non persistono se l alimentazione viene meno) Interazione CPU-Memoria schema di principio indirizzo CPU Read dato indirizzo MEMORIA Di norma l accesso alla memoria è maggiore di circa un fattore 10 rispetto alla velocità della CPU CPU Write MEMORIA dato

16 Memorie cache Nozioni di base E una memoria di piccole dimensioni (~KB) e veloce (rispetto alla memoria principale) Impiegata per diminuire la latenza degli accessi in memoria Se il dato richiesto è in cache risparmio il tempo di accesso al dato è quello della cache (c) Se il dato non è in cache deve essere aggiunto il tempo d accesso alla memoria centrale (m) Il dato viene trasferito anche in cache (si copia una cache line) Memorie cache Schema di principio CPU Richiesta cache cache miss richiesta a memoria Memoria

17 Memorie cache Nozioni di base Calcolo dei tempi Parametri: c= tempo di accesso alla cache, m= tempo di accesso alle memoria principale, h=percentuale di successi (hit ratio) tempo medio di accesso= c + (1-h) m Due alternative Cache unificata per dati ed istruzioni Cache separate (split cache) per dati ed istruzioni Architettura Harvard Memorie cache Principi di località Località Spaziale dati e/o istruzioni memorizzati ad indirizzi vicini sono utilizzati dai programmi in tempi ravvicinati Esempi scansioni di strutture dati come matrici e vettori esecuzione di codice sequenziale Località Temporale programma tende ad utilizzare in un breve intervallo di tempo più volte lo stesso dato e/o istruzione, esempi: esecuzione di cicli esecuzione sottoprogrammi strutture dati tipo stack Variabili tipo indice

18 Memoria secondaria E una memoria persistente Dischi magnetici Fissi (Hard Disk, HD) Diverse prestazioni: IDE, EIDE, SCISI, Removibili (Floppy) CD-ROM DVD Memory stick Dischi magnetici Registrazione seriale su tracce concentriche tracce/cm (larghe ~10µ) Tracce divise in settori contenenti i dati, un preambolo e un ECC (Error- Correcting Code) la capacità di memorizzazione dopo la formattazione scende del 15% rispetto alla capacità nuda Velocità di rotazione costante (~7200 RPM) Densità di registrazione (bit/cm) variabile con il raggio della traccia Velocità di trasferimento di 5-20 MB/sec Burst rate (trasferimento singolo settore) Sustained rate (valore medio)

19 Dischi winchester Tempo di seek spostamento delle testine sulla traccia desiderata (~ 5-10ms) Latenza di rotazione spostamento sul settore desiderato supposto che la testina sia gia sulla traccia Influenzato dalla velocità di rotazione (RPM) Capacità FD: 144 MB 18 x 80 x 2 x 512 byte HD: GB Cache interna Esercizio Si supponga che un HD sia caratterizzato dai seguenti parametri Tempo medio di posizionamento, t s = 15 ms Numero di giri al minuto, rpm= 7200 Numero di settori per traccia, Nb = 32 Si calcoli 1 Il tempo medio di trasferimento di un blocco 2 Il tempo medio di trasferimento di 10 settori consecutivi 3 Il tempo medio di trasferimento di 10 settori casuali

20 Soluzione La latenza dovuta alla rotazione, espressa in ms, vale tr [ms] = (0,5)x60x1000/rpm 0,5 x 60 x 1000 / 7200 = 300/72 ~ 4,15ms t b t s Poiché la testina effettua un giro completo (ossia 360 ) in circa 2x4,15=8,30 ms, un angolo pari 360/Nb verrà percorso in 8,4/Nb ms tr=8,30/32 ~ 0,26 ms t r Soluzione Trasferimento di un blocco 15ms+4,15+0,26=19,41 ms Trasferimento di 10 blocchi consecutivi , x 0,26 = 21,75 ms Trasferimento 10 blocchi casuali 10 x(19,41) = 194,1 ms (~10 volte in più) Dischi IDE, EIDE, SCISI IDE (Integrated Drive Electronics) Standard nato con il PC XT IBM Limiti 16 testine, 63 settori, 1024 cilindri 528 MB Il controllore gestisce al più 2 unità disco EIDE (Extended IDE) Estensione fino a 2 24 settori, controllore gestisce fino a 4 unità disco SCISI ( scasi, Small Computer Standard Interface) Connessioni a daisy chain

21 Altri supporti CD-ROM CD-R Rotazione variabile RPM per avere flusso dati uniforme (musica) Velocità di rotazione espresse come multiplo della velocità CD-ROM audio (75 settori/sec) 2x,,32x, Capacità: 650 MB utili Laser a due potenze alta (scrive): brucia delle areole nello strato colorato bassa legge: come nei CD-ROM Solco pre-inciso per guidare il laser CD-WR Laser a tre potenze: supporto a due stati: amorfo e cristallino DVD (Digital Versatile Disk) Capacità 47 GB, 85 GB, 94 GB, 17 GB Flash memory USB removable Capacità dell ordine di centinaia di byte (tipico, 256 MB, ma anche GB) Dimensioni ridotte e rimovibili (Inseriscono sul bus USB) 512MB 22 GB

22 Gerarchia delle memorie Costo Dispositivi per l ingresso e l uscita di dati Un calcolatore acquisisce dall esterno o trasferisce all esterno dati mediante vari dispositivi Un dispositivo ha due parti Una parte collegata al computer mediante un controllore (controller) Una parte visibile all esterno dall utente Lo scambio dei dati avviene mediante un bus o mediante accesso diretto alla memoria (DMA)

23 Interrupt nozioni di base Un dispositivo può interrompere l esecuzione del programma attualmente eseguito dalla CPU (interrupt) La CPU deve gestire l interrupt e poi riprendere l esecuzione del programma: è funzionalmente analogo ad un meccanismo di chiamata a funzione nei linguaggi di programmazione Consente d interagire con l esterno E un meccanismo sfruttato dai SO multitasking (il clock interrompe periodicamente la CPU per far progredire un altro task) Interrupt Interrupt handler Collegamento dei dispositivi I/O soluzione con bus unico Il bus è di norma dedicato ai trasferimenti CPU-Memoria I dispositivi possono rubare cicli di bus (cycle stealing)

24 Collegamento dei dispositivi I/O soluzione con bus unico Il bus è una risorsa condivisa, come regolarne l uso? Protocollo (insieme di regole) di utilizzo Arbitro del bus Collegamento dei dispositivi I/O soluzione con bus multiplo

25 Terminali Si compongono di due parti Tastiera Schermo Tipologie A caratteri Grafici RS-232 Terminali a carattere Impiegano una memoria (memoria video) per la memorizzazione del codice ASCII del carattere e degli attributi La memoria video è mappata nello spazio indirizzamento della memoria principale Dimensione tipica della visualizzazione 25 x 80 (righe x colonne) 4000 byte Quasi archeologia!

26 Terminali grafici Unità minima che può essere visualizzata: pixel Colore ottenuto mediante sovrapposizione dei 3 colori fondamentali additivi (Rosso, Verde, Blue) Codifica del pixel mediante k bit (k=8,16,24) Dimensioni dello schermo (4:3) 640 x 480 pixel 800 x x x 960 Dot Pitch: La distanza fra due pixel dello stesso colore Valori tipici: 031mm, 28mm, 27mm, 26mm, e 25mm Valori minori indicano qualità migliori Schede grafiche con capacità di elaborazione per limitare trasferimento dati da RAM a RAM video, e evitare lavoro alla CPU Stampanti Getto d inchiostro Laser B/N Laser a Colori (Vedi sezione 244)

27 Modem (Vedi sezione 245) Modem