Memory Organization and Addressing

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1 Memory Organization and Addressing () MLCorradini 2005 UNICAM Tipi di memoria È noto che il fattore limitante le prestazioni di un computer è stato, storicamente, il tempo di accesso alla memoria: La velocità della memoria è in genere bassa rispetto al processore La memoria è in genere incapace di star dietro al processore Quale organizzazione dare alla memoria per sfruttare al meglio la CPU? Studieremo quindi: Architettura e organizzazione generale della memoria La memoria interna La memoria esterna (2) MLCorradini 2005 UNICAM

2 Strutture fisiche standard gerarchiche di informazione BIT informazione elementare 0/ NIBBLE gruppo di 4 bit BYTE gruppo di 2 nibble (8 bit) WORD gruppo di 2 byte (6 bit) DWORD gruppo di 2 word (32 bit) QWORD gruppo di 2 dword (64 bit) (3) MLCorradini 2005 UNICAM Word La cella è dunque l unità più piccola indirizzabile Quasi sempre abbiamo una cella da 8-bit, il byte I Bytes sono raggruppati in words Un computer a 32-bit ha 4 bytes/word, mentre un computer a 64-bit ha 8 bytes/word. Quasi tutte le istruzioni lavorano su words Ad es., una macchina a 32-bit ha registri da 32- bit ed istruzioni che manipolano words da 32-bit (ad esempio la somma di 2 word). (4) MLCorradini 2005 UNICAM 2

3 Indirizzi di Memoria Le memorie sono costituite da un gran numero di celle (o locazioni) ciascuna in grado di memorizzare una informazione. Ogni cella è associata ad un numero, l indirizzo, tramite il quale viene acceduto il contenuto. Per una memoria da n celle, gli indirizzi vanno da 0 a n. Tutte le celle contengono lo stesso numero di bits. Una cella da k bits può contenere una qualsiasi combinazione di 2 k differenti bit. In generale, la memoria è Byte-Addressable (anche i computer a 32 bit usano un architettura byte-addressable) Si usa la notazione L x W (es. 4M x 6 = lunghezza 2 22 word, e ogni word è 6 bit) (5) MLCorradini 2005 UNICAM Organizzazione Occorre organizzare i chip opportunamente! Es: per produrre una 32K x 6 con 2K x 8 chips Per indirizzare 32K word servono 5 bit, ma ciascuna coppia di chips richiede solo bit Si userà un decoder per determinare, usando i 4 bit più a sinistra, a quale chip si sta facendo riferimento. 2K x 8 (riga 0) 2K x 8 (riga ). 2K x 8 (riga 5) 4 2K x 8 (riga 0) 2K x 8 (riga ). 2K x 8 (riga 5) (6) MLCorradini 2005 UNICAM 3

4 Possibili Organizzazioni di una memoria da 96 bit 3 modi possibili di organizzare una memoria di 96-bit (7) MLCorradini 2005 UNICAM Indirizzi: esempio Fig. (a): servono almeno 4 bits per esprimere tutti i numeri da 0 a. Fig. (b) e (c): basta un indirizzo a 3-bit. Il numero di bits di un indirizzo determina il numero massimo di celle indirizzabili singolarmente, ed è indipendente dal numero di bits per cella. Esempio: una memoria con 2 2 celle di 8 bits ed una con 2 2 celle di 64 bits richiedono entrambe indirizzi a 2-bit. (8) MLCorradini 2005 UNICAM 4

5 Organizzazione della memoria in diversi computer (9) MLCorradini 2005 UNICAM La guerra degli Endian L ordine in byte con cui i dati sono memorizzati in memoria e registri purtroppo non è standard Esiste la cosiddetta endian war tra Big endian e Little endian. Ad es. per il valore hex $ memorizzato a partire dall indirizzo 00 Big endian mette il MSB nell indirizzo più basso: (base address+0) 00 2 (MSB) (base address+) 0 34 (base address+2) (base address+3) Little endian è l inverso: (base address+0) (LSB) (base address+) 0 56 (0) MLCorradini 2005 UNICAM 5

6 Composizione delle strutture (byte) WORD Cohen (98) Swift (726) Lilliput (little endian): Blefuscu (big endian): () MLCorradini 2005 UNICAM Composizione delle strutture (byte) WORD N. Big Endian Little Endian DWORD N. Big Endian Little Endian (2) MLCorradini 2005 UNICAM 6

7 Osservazioni L indirizzo non cambia tra big o little endian La Endianness non influenza la sequenza degli elementi nella struttura dati No c è consenso su quale sia meglio Little endian: Intel X86, Pentium, VAX Big endian: S370, Motorola 680x0, RISCs Nessun vantaggio effettivo tra l uno o l altro La scelta dipende in genere dalla compatibilità Ci sono però problemi: Nel trasferimento dati in macchine con endianness diverso Occorre un processo di conversione basato sulla manipolazione dei singoli bytes di ogni word (3) MLCorradini 2005 UNICAM Domande: Una memoria (word-addressable) 2Mx6 è realizzata usando 256Kx8 chips: Quanti chips servono in totale? Quanti chips vi sono per ogni word? Quanti bit di indirizzo servono per ogni chip? Quanti bit di indirizzo servono per l intera memoria? A quale locazione corrisponde l indirizzo hex E? Per una memoria di 2 20 bytes: Qual è l indirizzo più alto e più basso se la memoria è byte addressable? Se le memoria è word addressable? (4) MLCorradini 2005 UNICAM 7

8 Accesso alla memoria Access time: per la RAM è il tempo di accesso alla memoria e di effettuazione del trasferimento (tempo di esecuzione di una operazione di lettura/scrittura) Per unità disco, è il tempo di posizionamento della testina di R/W sulla locazione desiderata Memory cycle time: Lasso di tempo necessario affinché possa partire un secondo accesso Tasso di trasferimento: frequenza con cui i dati possono essere trasferiti nella o dalla unità di memoria (5) MLCorradini 2005 UNICAM Accesso alla memoria: tipi di accesso Random access: Ciascuna locazione ha un unico indirizzo fisico I tempi di accesso sono sempre uguali e l accesso può avvenire in qualsiasi ordine Ciò che chiamiamo RAM è più esattamente una read/write memory visto che la tecnica di accesso è la stessa per le ROM (Es: main memory) (6) MLCorradini 2005 UNICAM 8

9 Accesso alla memoria: tipi di accesso Accesso Sequenziale: I dati non hanno un unico indirizzo, quindi Devono essere letti tutti i dati in sequenza finché non si trova quello cercato I tempi di accesso sono molto variabili - Un esempio: unità a nastro Accesso Diretto: I dati hanno un indirizzo unico; L accesso avviene prima determinando un area generale di memoria poi eseguendo un accesso sequenziale fino a trovare il dato cercato - Un esempio: disk drives (7) MLCorradini 2005 UNICAM Accesso alla memoria: tipi di accesso Accesso Associativo: Una variazione di random access Si accede ai dati sulla base del loro contenuto e non della loro locazione; I dati sono scanditi in parallelo cercando il match con un dato pattern di ricerca; La ricerca in parallelo avviene indipendentemente dalle dimensioni della memoria Molto veloce per memorie di ampie dimensioni. Costa 5-0 volte di più di una normale RAM - Es: cache memory (8) MLCorradini 2005 UNICAM 9

10 Memoria: Struttura Gerarchica Quando progettiamo un sistema di memoria, dobbiamo: Garantire sufficiente capacità, però ad Un accettabile livello di performance Un costo ragionevole 4 modi: Usare una gerarchia di dispositivi (non uno solo) Sviluppare metodi di allocazione automatica per l uso efficiente della risorsa Usando tecniche di memoria virtuale, sollevare l utente dalla gestione esplicita della memoria Progettare la memoria e le connessioni ad essa in modo che il processore possa operare alla sua massima velocità. (9) MLCorradini 2005 UNICAM Memoria: Struttura Gerarchica Scendendo lungo la gerarchia:. Decrescente costo per bit 2. Capacità crescente 3. Tempo accesso crescente 4. Decrescente frequenza di accesso da parte del processore (20) MLCorradini 2005 UNICAM 0

11 Memoria: Struttura Gerarchica La gerarchia: Registri interni alla CPU per memorizzazione temporanea (pochi ma molto veloci) Memorizzazione di dati e programmi esterna alla CPU (dispositivi ampi e relativamente veloci) Memorizzazione esterna permanente (su dispositivi capienti ma molto lenti) Caratteristiche della gerarchia Vari livelli di componenti di memoria Ciascuno caratterizzato da diversa dimensione, access time, e costo per bit Salendo nella gerarchia, si hanno moduli di capacità crescente, access time più basso, e costo/bit decrescente Obiettivi della gerarchia Dimensionare la velocità del processore sulla velocità di trasferimento informazioni dell elemento + basso della gerarchia. (2) MLCorradini 2005 UNICAM Tipici parametri di memoria (22) MLCorradini 2005 UNICAM

12 Principio di località del riferimento L uso della gerarchia di memorie si basa sul Principio di Località del riferimento: Località TEMPORALE (locazioni indirizzate di recente tendono ad essere reindirizzate a breve) Località SPAZIALE (gli accessi tendono ad essere raggruppati in blocchi) Località SEQUENZIALE (Le istruzioni sono eseguite in modo sequenziale) Ne segue che è possibile organizzare i dati nella gerarchia in modo che la percentuale di accessi a ciascun livello sia minore di quella sovrastante. (23) MLCorradini 2005 UNICAM Memoria principale Memoria a Semiconduttore Random access RAM: in realtà memoria read-write Dynamic RAM (DRAM) - Costituita da transistor che lavorano come condensatori - I condensatori si scaricano con il tempo, degradando l informazione contenuta - Occorre quindi una ricarica periodica - Chip molto densi Static RAM: (SRAM) un array di flip-flop - Usa 5-0x più transistor della corrispondente dinamica, quindi la densità è 0x più bassa - Più veloce della corrispondente memoria dinamica (24) MLCorradini 2005 UNICAM 2

13 Memoria principale Read Only Memories (ROM) Memorizzazione Permanente ROMs - I dati vengono cablati dal costruttore del chip - Acquistabili in lotti da 0k o più PROMs - Programmable ROM - Dati scrivibili una sola volta dall utente con un PROM programmer - Usati per produzioni a piccoli lotti EPROM - Erasable PROM - Programmazione simile a PROM - Cancellati usando luce UV (25) MLCorradini 2005 UNICAM Memoria principale EEPROMS Electrically erasable PROMs Possono essere riscritti pur rimanendo nel sistema Non devono essere cancellati Si programmano i singoli bytes La scrittura richiede diverse centinaia di microsec per byte Usati per personalizzazione, sviluppo di sistemi quando vi è necessità di memorizzare info uniche Flash Memory Simili ad EEPROM (cancellazione elettrica) Cancellazioni veloci, Densità maggiore delle EEPROM (26) MLCorradini 2005 UNICAM 3

14 Codici di correzione di errore I dispositivi a semiconduttore sono soggetti ad errori Errori permanenti - Danni ambientali - Difetti di fabbricazione - Danni durante l assemblamento Errori transitori - Problemi di alimentazione Le memorie contengono della logica dedicata alla rilevazione e correzione di errori Si aumenta la dimensione della word di memoria Presenza di bit ulteriori (parity bits) Il numero di parity bits dipende dal livello di rilevazione e correzione richiesto (27) MLCorradini 2005 UNICAM Error detection (28) MLCorradini 2005 UNICAM 4

15 Codici di Hamming Aggiungiamo K bit ridondanti (sindrome) Codeword: M bit Distanza di Hamming: numero di bit di cui differiscono due codeword: distanza 3 K bit Per codeword di distanza d servono d errori singoli per passare da una all altra Per riconoscere errori singoli le codewords devono avere distanza almeno 2 (29) MLCorradini 2005 UNICAM L idea: Parole da 4 bit Ciascun bit di parità è scelto in modo che il numero di nel proprio cerchio sia pari Se un errore modifica uno dei dati, controllando i bit di parità si rilevano incoerenze nei cerchi A e C ma non in B (30) MLCorradini 2005 UNICAM 5

16 Distanza di Hamming La minima distanza di Hamming determina la capacità di correzione: Per riconoscere K errori single-bit, le codeword devono avere almeno distanza K+ 2 M combinazioni valide di dati 2 M+K combinazioni codificabili (K parity bits) Le 2 M combinazioni valide devono essere distribuite tra le 2 M+K combinazioni in modo che la distanza tra una coppia di words valide sia sufficiente a distinguere l errore. Esempio: dato parità codeword Le altre combinazioni a 3 bit sono non valide! (3) MLCorradini 2005 UNICAM Correzione di errori single-bit (SEC) La sindrome va letta all uscita del comparatore, e vale 0 se non vi sono errori. Gli altri 2 K - valori indicano quale bit sia errato. Poiché l errore può avvenire sia negli M bit di dati sia nei K bit di controllo, il codice deve essere tale che: M+K <= 2 K - (M+K+) <= 2 K M=8, K= < 8+3 M=8, K= > 8+3 K=4 (32) MLCorradini 2005 UNICAM 6

17 Correzione di errori single-bit Il bit in posizione n è controllato dai bits Ci tali che la somma dei pedici è n (il bit M6 in posizione 0 verificato da C2 e C8) Si confrontano i check bits in memoria con quelli calcolati durante la lettura (XOR) risultato 0000 no errore risultato non-zero, il valore numerico indica il bit sbagliato (es: 00, bit 6 (M3) in errore) Rivelazione di doppi errori: aggiungere un altro check bit che fa un controllo di parità sull intera word di M+K bits (33) MLCorradini 2005 UNICAM Codice SEC di Hamming Determinare il numero K di check bits necessari e numerare gli N bit partendo da ; Ciascun bit in posizione pari ad una potenza di 2 è un parity bit, gli altri sono dati; I parity bits sono tali che il bit i-esimo è controllato dai parity bit b,b2 bj tali che b+b2+ +bj=i M=8, K=4, N=2, parity bits=bits b,b2,b4,b8; b5 controllato da b2; b3 controllato da b e b2, ecc.. Quindi b contribuisce in b,b3,b5,b7,b9,b, b2 in b2,b3,b6,b7,b0, ecc.. Se errati b e b8 errati b9 o b, ma b2 ok b9 errato (34) MLCorradini 2005 UNICAM 7

18 Codici di Hamming a correzione di errore Deve essere 2 k >= M+k+ M k Schema per n =7 e k = 4 b6 b5 b4 h3 b3 b2 b h2 b0 h h h0 controlla la parità di : b6,b4,b3,b,b0 h controlla la parità di : b6,b5,b3,b2,b0 h2 controlla la parità di : b3,b2,b h3 controlla la parità di : b6,b5,b4 (35) MLCorradini 2005 UNICAM Il livello microarchitetturale Il livello sopra quello digitale è quello Microarchitetturale La sua funzione è quella di implementare l Instruction Set Architecture (ISA) Nel caso RISC, l ISA ha semplici istruzioni, eseguite in un solo ciclo di clock Eseguire un istruzione può richiedere cercare un operando in memoria, oppure scrivere un risultato in memoria Miglioramento prestazioni: cache memory (36) MLCorradini 2005 UNICAM 8

19 Principio di località del riferimento L uso della gerarchia di memorie si basa sul Principio di Località del riferimento: Località TEMPORALE (locazioni indirizzate di recente tendono ad essere reindirizzate a breve) Località SPAZIALE (gli accessi tendono ad essere raggruppati in blocchi) Località SEQUENZIALE (Le istruzioni sono eseguite in modo sequenziale) Il principio può essere sfruttato nella costituzione di una memoria a due livelli M piccola, veloce e costosa M2 di livello inferiore (37) MLCorradini 2005 UNICAM Cache: tempo medio di accesso Se una word è scritta o letta k volte in un breve periodo di tempo: Tempo di accesso medio: Tma=c+(-h)m m = main memory access time c = cache access time h = hit ratio, h=(k-)/k miss ratio (-h) Se k è grande, h e Tma c (38) MLCorradini 2005 UNICAM 9

20 Memoria Cache La Cache è l interfaccia principale verso la main memory; Un accesso della CPU alla main memory provoca il trasferimento di un blocco di of K words alla cache (l indirizzo cambia!) Il blocco trasferito è memorizzato nella cache come una singola unità chiamata slot, line, o page la CPU può accedere le words individuali in una line, una volta copiata nella cache La gestione della memorizzazione e del trasferimento dati è fatta via hardware il O/S non sa della cache! (39) MLCorradini 2005 UNICAM Indirizzamento della memoria cache La memoria principale e la cache sono divisi in gruppi di uguale dimensione (si carica l intera pagina che contiene la word cercata). Ad es. una memoria main di dimensione 2n words è divisa in M = 2n /K blocchi M è >> del numero di lines, C, della cache Ogni line nella cache viene etichettata per sapere quale blocco di main memory è: Ad ogni blocco cache si associa un tag field, ovvero un gruppo speciale di bit derivato dall indirizzo nella main memory (40) MLCorradini 2005 UNICAM 20

21 Memoria cache: Indirizzamento Il più semplice: indirizzamento diretto: l indirizzo di main memory viene partizionato in fields: Word: identifica una specifica word Block: identifica il blocco Tag: viene memorizzato insieme con il blocco e lo identifica univocamente tag block o line Word (byte) (4) MLCorradini 2005 UNICAM Esempio: Cache ad accesso diretto Es: memoria=2 4 words, cache=6 blocchi di 8 words. Quindi: memoria=2 blocchi. Indirizzo=4 bit, di cui 3 bit per il campo word e 4 bit per il campo block. I restanti 7 bit sono il tag (42) MLCorradini 2005 UNICAM 2

22 Esempio: 2-ways set Associative Cache Es: memoria=2 4 words, cache=6 blocchi di 8 words. Quindi: memoria=2 blocchi. I blocchi sono divisi in 2 insiemi (sets). Occorrono solo 3 bit per indirizzare il blocco in ogni set Indirizzo=4 bit, di cui 3 bit per il campo word e 3 bit per il campo block. I restanti 8 bit sono il tag 8=7+ 3=4-3 (43) MLCorradini 2005 UNICAM Fully Associative Cache Cache associativa: ogni blocco viene collocato casualmente nella cache, e si scandiscono i tag fino a trovare il tag desiderato (la ricerca deve essere parallela e richiede speciale hardware). Quindi ci sono solo i campi tag e word. (44) MLCorradini 2005 UNICAM 22

23 Esempio V 0 0 Etichetta A C 7 3 B A E F 3 5 A C C 6 Dati FFA AB0 B3C5 DE34 2E5F BC 893E 5ABC DED BEFF AF 4537 BDAF 45F8 BA3F E5C5 76AC A4 89E4 EF56 76BA E56C 3459 ABED 657F 34AD 476B C984 35F6 34F6 AB54 FFFF 4567 CE43 DDEE F65A 4562 FF C 456A 45D3 456B 3A43 6DFD F Memoria cache da 28 byte, divisa in 6 blocchi ed indirizzata con sistema ad indirizzamento diretto. Ciascuna linea di cache contiene 4 parole da 2 bytes ciascuna. L area di memoria servita dalla cache è di 2 Kbytes, indirizzati per byte. 5A6 52C 29B 734 (45) MLCorradini 2005 UNICAM Esempio: 5A etichetta blocco parola byte Il campo blocco indica in quale blocco della cache può trovarsi il dato: 000 binario indica il blocco n.4 partendo da 0, cioè il quinto blocco. Il valid bit del blocco è, perciò dati validi. L etichetta del blocco è 0xB, 0 binario: coincide con l etichetta estratta dall indirizzo richiesto, perciò il blocco contiene il dato richiesto. Il campo parola identifica all interno del blocco in quale delle 4 parole si trova il dato: binario indica la quarta parola. Il campo byte indica la posizione del byte richiesto all interno della parola: 0 indica il primo byte. Il dato richiesto è perciò 0x45. (46) MLCorradini 2005 UNICAM 23

24 Esempio: 4-ways set associative Tag Dati Tag Dati Tag Dati Tag Dati A FFA F CE E 20B0 B3C5 2 E56C AD 4562 CE43 657F C DE34 2E5F 3 ABED 657F 23A0 3AA DED4 E AD 476B A 85A B3B8 A 000 FFA BC 5 C984 35F AABB A 6 893E 50BC 2 34F6 AB54 B 45F8 45F8 C E4 3 DED FFFF EF56 A EF56 56A4 B BEFF 5609 A CE43 DDEE D DED4 56A4 8 CE43 FFA0 A 34AF 4537 B F65A 4562 C F 900 B BDAF 45F8 C FF A CE43 D DED BA3F E5C5 D A FFA0 89E4 A 76AC D3 456B 2 657F CE EF56 E 56A4 89E4 C 3A43 6DFD FFA0 4 85A CE43 D EF56 76BA C B6E 9 85A CE43 A A4 F A FFA0 657F 0 89E F 3 56A DED4 (47) MLCorradini 2005 UNICAM Esempio (continua) Memoria cache da 256 byte indirizzata con sistema 4-ways set associative. Ciascuno dei 6 insiemi della cache è composto da 4 blocchi (ossia 4 linee di cache, essendo 4 il numero delle vie). Ogni blocco contiene 2 parole da 2 bytes ciascuna. L area di memoria servita dalla cache è di Kbyte, indirizzata per byte, e quindi avente indirizzi a 0 bit BC 02A 3D9 (48) MLCorradini 2005 UNICAM 24

25 BC B C etichetta insieme parola byte Insieme: 5 (il sedicesimo). Etichetta: 6. Un solo blocco, dei 4 che compongono l ultimo insieme, ha etichetta 6. Ma il suo valid bit è 0 (infatti nella tabella il dato è in rosso ), perciò il blocco non contiene dati validi. (49) MLCorradini 2005 UNICAM Cache: progetto Il progetto di una cache tiene conto di: Funzione di Mapping tra main memory e cache Algoritmo di avvicendamento delle Line Scrittura delle line Dimensione dei blocchi Numero e tipo di cache (50) MLCorradini 2005 UNICAM 25

26 CPU Chips: pins Tre tipi: Indirizzi (n pin indirizzano 2 n locazioni memoria) Dati(m pin gestiscono words di m bit in ogni operazione) Controllo (regolano il flusso dei dai da e per la CPU) connessi in un Bus (5) MLCorradini 2005 UNICAM Buses Bus interni e/o esterni In origine un solo bus esterno (system bus), poi bus dedicati Vari protocolli (ISA, PCI, SCSI) I dispositivi connessi sono master (bus driver) e/o slave (bus receiver) (52) MLCorradini 2005 UNICAM 26

27 Dimensione del bus è un parametro di progetto, basato sul rapporto costi/dimensione memoria indirizzabile Deve tener conto di possibili espansioni! Per incrementare la banda si può: diminuire il bus cycle time e/o aumentare la dimensione del bus Multiplexed bus (53) MLCorradini 2005 UNICAM Temporizzazione: bus sincroni Tutte le attività scandite dal clock! Ogni evento parte all inizio di un ciclo di clock Esempio: bus cycle di 25 ns; accesso in memoria di 40 ns 3 cicli bus. Indirizzi 4. Dati sul data bus Attesa fino a T3 5. (54) MLCorradini 2005 UNICAM 27

28 Temporizzazione: bus asincroni Il bus sincrono viene dimensionato sui dispositivi più lenti Bus asincrono: uso di MSYN e SSYN Handshake - Master chiede dati: MSYN on - Slave risponde: SSYN on - Master legge: MSYN off - Fine ciclo: SSYN off (55) MLCorradini 2005 UNICAM Bus arbitration:centralized Che succede se ci sono più richieste di diventare bus master? Arbitraggio centralizzato: Daisy Chaining (56) MLCorradini 2005 UNICAM 28

29 Bus arbitration decentralizzato Più request lines. Ogni dispositivo accede e monitora tutte le request line. Ciascuno conosce la sua priorità e sa quando è il suo turno Oppure: Solo 3 linee: bus request, busy, arbitration. Alla richiesta, ciascuno controlla se IN è attivo, nel qual caso nega OUT ( se IN è off, si nega OUT) (57) MLCorradini 2005 UNICAM 29