ESERCIZIO: PROGETTO DI UNA CPU A PIU REGISTRI

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1 ESERCIZIO: PROGETTO DI UNA CPU A PIU REGISTRI Progettare una unità centrale di elaborazione microprogrammata, dotata di registri ad uso generale di bit, che sia in grado di indirizzare una memoria di 64k locazioni da bit e di eseguire il seguente repertorio di istruzioni: READ R,X WRITE R,X ADD R i,r j,r k SUB R i,r j,r k ADD R i,x,r k SUB R i,x,r k ADD R i,#x,r k SUB R i,#x,r k ADD R i,@x,r k SUB R i,@x,r k JUMP X JZ R i,x JZ R i,@x Carica il registro R con il contenuto della cella di memoria di indirizzo X (indirizzamento diretto) Memorizza il contenuto del registro R nella cella di memoria di indirizzo X (indirizzamento diretto) Calcola la somma di R i ed R j e memorizza il risultato nel registro R k Calcola la differenza di R i ed R j e memorizza il risultato nel registro R k Calcola la somma di R i ed M[X] e memorizza il risultato nel registro R k (indirizzamento diretto) Calcola la differenza di R i, ed M[X] e memorizza il risultato nel registro R k (indirizzamento diretto) Calcola la somma di R i ed X e memorizza il risultato nel registro R k (indirizzamento immediato) Calcola la differenza di R i ed X e memorizza il risultato nel registro R k (indirizzamento immediato) Calcola la somma di R i ed M[M[X]] e memorizza il risultato nel registro R k (indirizzamento indiretto) Calcola la differenza di R i ed M[M[X]] e memorizza il risultato nel registro R k (indirizzamento indiretto) Esegue l istruzione memorizzata a partire dalla locazione di memoria X (salto diretto incondizionato) Se nel registro R i è memorizzato il valore 0, esegue l istruzione memorizzata a partire dalla locazione di memoria X (salto diretto condizionato) Se nel registro R i è memorizzato il valore 0, esegue l istruzione memorizzata a partire dalla locazione di memoria M[X] (salto indiretto condizionato)

2 I PASSO: SCELTA DEL FORMATO ISTRUZIONE Il repertorio del calcolatore consta di 13 istruzioni. A queste dobbiamo aggiungere l operazione di HALT/FETCH, per un totale di 14. Dunque 4 bit sono sufficienti per codificare il codice operazione (COP): COP ISTRUZIONE 0000 HALT/FETCH 0001 READ R,X 0010 WRITE R,X 0011 ADD R i,r j,r k 0100 SUB R i,r j,r k 0101 ADD R i,x,r k 0110 SUB R i,x,r k 0111 ADD R i,#x,r k 1000 SUB R i,#x,r k 1001 ADD R i,@x,r k 1010 SUB R i,@x,r k 1011 JUMP X 1100 JZ R i,x 1101 JZ R i,@x 1110 non utilizzato 1111 non utilizzato Per indirizzare un singolo registro sono inoltre necessari 4 bit, mentre l operando X necessita di bit per codificare un indirizzo di memoria (indirizzamento diretto o indiretto) oppure una costante (indirizzamento immediato) a bit. Si noti che una istruzione contiene contemporaneamente al più 3 registri (es. ADD R i,r j,r k ) o al più due registri ed un indirizzo/costante (es. ADD R i,x,r k ). Poiché le locazioni di memoria sono a bit, un formato conveniente per l istruzione è il seguente: COP R i R j R k X L istruzione è a 32 bit e può essere memorizzata in due locazioni di memoria consecutive. Se una istruzione è memorizzata agli indirizzi Y ed Y+1, assumiamo che i bit -31 dell istruzione siano memorizzati nella locazione Y (di indirizzo più basso), mentre i bit 0-15 siano memorizzati nella locazione Y+1 (di indirizzo più alto). Y+1 COP R i R j R k Y X Si noti che a seconda dell istruzione, alcuni campo non hanno significato. Per esempio, nel caso della ADD R i,r j,r k il contenuto del campo X non ha nessun significato, analogamente nel caso della ADD R i,x,r k il campo R j non ha nessun significato.

3 P C +1 A PC K PC AL 1 AL 0 M A R A MAR A MBR MBR 64k x S L BUS DATI 1 BUS DATI 2 BUS DATI 3 BUS INDIRIZZI R i R j R k REGISTER POOL x 4 A POOL OR OR(R i ) B A B Z B alla parte di controllo IR X R k R j R i COP 4 I 3 I 2 I 1 I 0 A IR1 A IR0 D E M U X SEL IR

4 II PASSO: PROGETTO DELLA PARTE OPERATIVA La parte operativa dell unità centrale di elaborazione è riportata nella pagina precedente. Poiché le istruzioni hanno tre operandi, scegliamo di dotare la CPU di tre bus dati al fine di permettere l esecuzione delle operazioni aritmetiche in un unico ciclo di clock. L Instruction Register (IR) è un registro a 32 bit. Nella parte alta del registro (IR -31 ) è memorizzato il campo X, mentre nella parte bassa (IR 0-15 ) troviamo il codice operazione (COP) ed i tre registri operandi. Poiché i bus dati sono a bit, l istruzione da eseguire deve essere caricata in IR in due fasi successive. A questo scopo utilizziamo un DEMUX collegato al bus dati 2. In particolare SEL IR =0 invia l ingresso del DEMUX verso IR 0-15, mentre SEL IR =1 invia l ingresso verso IR -31. Notiamo inoltre che il segnale SEL IR può essere mantenuto sempre al valore A IR1 oppure al valore A IR0 negato, in quanto la configurazione A IR0 =A IR1 =1 non ha significato. Pertanto SEL IR non verrà pilotato dalla parte di controllo. Si noti inoltre che, in conseguenza del formato istruzione scelto, IR si può considerare di fatto costituito due registri separati, IR 0-15 (IR ) e IR -31 (X). Per quanto riguarda i collegamenti in uscita, il campo COP è collegato direttamente alla parte di controllo (segnali I 3, I 2, I 1 e I 0 ), i campi R i, R j e R k sono collegati a Register Pool (vedi sotto), mentre X è collegato sia al bus dati 2 che al bus indirizzi. Questo doppio collegamento è necessario in quanto in alcune istruzioni il campo X rappresenta un dato (indirizzamento immediato), mentre il altre rappresenta un indirizzo (indirizzamento diretto e indiretto). Il Register Pool si compone di registri da bit. Esso ha tre ingressi, i, j e k, da 4 bit utilizzati per indirizzare contemporaneamente 3 registri, è dotato di tre linee a bit, 2 in ingresso ed una in uscita, per il collegamento con i tre bus dati, di un segnale di abilitazione A POOL e, infine, di un bit di uscita β. Gli ingressi i e j indirizzano i due registri R i e R j da inviare verso i bus dati 1 e 2 rispettivamente, mentre il terzo, k, indirizza il registro R k da leggere dal bus dati 3. Il segnale A POOL abilita la scrittura nel registro R k. Il segnale β rappresenta l OR bit a bit del contenuto del registro R i e può essere memorizzato nel flip-flop B, dotato dei segnali A B, per l abilitazione in scrittura, e Z B, per l azzeramento. La Memoria (M) è formata da 64k locazioni di bit ciascuna. Quindi sia MAR che MBR sono registri a bit. Il registro MAR può essere scritto dal bus indirizzi. Il registro MBR è collegato il lettura/scrittura a tutti e tre i bus dati (in realtà non tutti e sei i collegamenti sono necessari, ma per semplicità li prevediamo tutti). Poiché il repertorio di istruzioni della macchina prevede l indirizzamento indiretto, abbiamo la necessità di collegare l MBR anche al bus indirizzi. In alternativa, per indirizzare la locazione il cui indirizzo è contenuto in MBR, dovremmo spostare il contenuto di MBR nel campo X dell IR e quindi il contenuto del campo X nel registro MAR (in questo ultimo caso abbiamo bisogno di due cicli di clock contro uno necessario in caso di collegamento diretto dell MBR al bus indirizzi). L ALU è una unità standard avente i seguenti segnali di comando (P e Q rappresentano gli ingressi ed R l uscita): AL 1 AL 0 R 0 0 Q 0 1 Q P+Q 1 1 P Q Poiché abbiamo bisogno di eseguire solo somme e sottrazioni, possiamo porre AL 1 =1 e utilizzare AL 0 per decidere l operazione aritmetica che deve essere effettuata. Il Program Counter (PC) è un registro a bit ad incremento.

5 Di seguito elenchiamo i segnali di controllo (α) ed i segnali di condizione (β) del sistema. SEGNALI α Componente Segnale Descrizione Segnale α PC A PC Abilita scrittura in PC α 0 K PC Incrementa PC (se A PC =1) α 1 ALU AL 0 0=somma, 1=sottrazione α 2 M A MBR Abilita scrittura in MBR α 3 A MAR Abilita scrittura in MAR α 4 S Scrive in memoria α 5 L Legge dalla memoria α 6 Register Pool A POOL Abilita scrittura in R k α 7 B A B Abilita scrittura in B α 8 Z B Azzera B α 9 IR A IR0 Abilita scrittura in IR 0-15 α 10 A IR1 Abilita scrittura in IR -31 α 11 Z IR Azzera IR α 12 A questi segnali devono essere aggiunti gli N BUS segnali di controllo dei BUS, segnali che nel seguito ignoriamo per semplicità. SEGNALI β Componente Segnale Descrizione Segnale β B OR(Ri) 0 se R i =0, 1 altrimenti β 0

6 III PASSO: DESCRIZIONE DELL INSTRUCTION SET TRAMITE RTL HALT φ [µ 0 ] FETCH PC MAR; [µ 1 ] M[MAR] MBR, INCR(PC) PC; [µ 2 ] PC MAR; MBR IR -31 ; [µ 3 ] M[MAR] MBR, INCR(PC) PC; [µ 2 ] MBR IR 0-15 ; [µ 4 ] READ R,X IR -31 MAR; [µ 5 ] MBR R k ; [µ 7 ] WRITE R,X IR -31 MAR, R i MBR; [µ 8 ] MBR M[MAR]; [µ 9 ] ADD R i,r j,r k R i + R j R k ; [µ 10 ] SUB R i,r j,r k R i R j R k ; [µ 11 ] ADD R i,x,r k IR -31 MAR; [µ 5 ] R i + MBR R k ; [µ 12 ] SUB R i,x,r k IR -31 MAR; [µ 5 ] R i MBR R k ; [µ 13 ] ADD R i,#x,r k R i + IR -31 R k ; [µ 14 ] SUB R i,#x,r k R i IR -31 R k ; [µ 15 ] ADD R i,@x,r k IR -31 MAR; [µ 5 ] MBR MAR; [µ ] R i + MBR R k ; [µ 12 ] SUB R i,@x,r k IR -31 MAR; [µ 5 ] MBR MAR; [µ ] R i MBR R k ; [µ 13 ] JUMP X IR -31 PC; [µ 17 ] JZ R i,x OR(R i ) B; [µ 18 ] if B = 0 then IR -31 PC; [µ 17 ] else 0 B; [µ 19 ] fi JZ R i,@x OR(R i ) B; [µ 18 ] if B = 0 then IR -31 MAR; [µ 5 ] MBR PC; [µ 20 ] else 0 B; [µ 19 ] fi

7 IV PASSO: TRADUZIONE DELLE µoperazioni IN µistruzioni A PC (α 0 ) K PC (α 1 ) µistruzione µoperazione µ 0 φ µ 1 PC MAR; µ 2 M[MAR] MBR, INCR(PC) PC; µ 3 PC MAR; MBR IR -31 ; µ 4 MBR IR 0-15 ; µ 5 IR -31 MAR; µ 6 M[MAR] MBR; µ 7 MBR R k ; µ 8 IR -31 MAR, R i MBR; µ 9 MBR M[MAR]; µ 10 R i + R j R k ; µ 11 R i R j R k ; µ 12 R i + MBR R k ; µ 13 R i MBR R k ; µ 14 R i + IR -31 R k ; µ 15 R i IR -31 R k ; µ MBR MAR; µ 17 IR -31 PC; µ 18 OR(R i ) B; µ 19 0 B; µ 20 MBR PC; AL 0 (α 2 ) A MBR (α 3 ) A MAR (α 4 ) S (α 5 ) L (α 6 ) A POOL (α 7 ) µ µ µ µ µ µ µ µ µ µ µ µ µ µ µ µ µ µ µ µ µ A B (α 8 ) Z B (α 9 ) A IR0 (α 10 ) A IR1 (α 11 )

8 V PASSO: PROGETTO DELLA PARTE DI CONTROLLO La microsequenza più lunga è composta dalla coppia HALT/FETCH, per un totale di 6 microoperazioni. Sono dunque necessarie log 2 6 variabili per codificare lo stato della parte di controllo. La struttura degli indirizzi della ROM della parte di controllo sarà dunque la seguente: I 3 I 2 I 1 I 0 β 0 y 2 y 1 y Di seguito è riportata la struttura complessiva del sistema microporgrammato. La ROM della parte di controllo contiene 2 8 =256 locazioni in cui sono memorizzati i 13 segnali α (da α 0 a α 12 ) che abbiamo elencato, gli N BUS segnali di controllo del BUS, e i tre bit y 0,y 1,y 2 che individuano lo stato futuro.

9 CONTENUTO DELLA ROM DELLA PARTE DI CONTROLLO I 3 I 2 I 1 I 0 β 0 y 2 y 1 y 0 α y 2 y 1 y 0 HALT µ FETCH µ µ µ µ µ READ R,X µ µ µ IR WRITE R,X µ µ IR ADD R i,r j,r k µ IR SUB R i,r j,r k µ IR ADD R i,x,r k µ µ µ IR SUB R i,x,r k µ µ µ IR ADD R i,#x,r k µ IR SUB R i,#x,r k µ IR ADD R i,@x,r k µ µ µ µ µ IR SUB R i,@x,r k µ µ µ µ µ IR JUMP X µ IR JZ R i,x µ µ IR µ IR JZ R i,@x µ µ µ µ IR µ IR