Progetto CPU a singolo ciclo

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1 Architettura degli Elaboratori e delle Reti Progetto CPU a singolo ciclo Proff. A. Borghese, F. Pedersini Dipartimento di Informatica Università degli Studi di Milano 1/50 Sommario! La CPU! Sintesi di una CPU per le istruzioni di tipo R! Sintesi di una CPU per le istruzioni di tipo I (memoria)! Sintesi di una CPU per le istruzioni di tipo I (salti)! CPU che gestisce istruzioni: lw/sw e branch 2/50

2 Obiettivo! Obiettivo: costruzione di una CPU completa " In grado di eseguire: " Accesso alla memoria in lettura (lw) o scrittura (sw). " Istruzioni logico-matematiche (e.g. add, sub, and...). " Istruzioni di salto condizionato (branch) o incondizionato (jump)! Per la sintesi dei circuiti è necessario definire: " Formati di istruzione: R, I, J " Ciclo esecuzione istruzioni 3/50 Riepilogo: Formato istruzioni! 3 diversi formati: R, I, J! Formato riconosciuto dalla CPU tramite il valore del primo campo: codice operativo (opcode) (6 bit più significativi) " che indica alla macchina come trattare i rimanenti bit dell istruzione. R I J 6 bit 5 bit 5 bit 5 bit 5 bit 6 bit op rs rt rd shamt funct op rs rt indirizzo (costante) op indirizzo (costante) bit 4/50

3 Ciclo di esecuzione di istruzioni MIPS 1. FETCH: preleva l istruzione dalla memoria e la inserisce in IR 2. DECODIFICA: Capisce di che tipo di istruzione si tratta " usa l istruzione per decidere cosa fare " recdupera gli operandi, contenuti nei registri del Register File 3. Da qui le istruzioni si differenziano: " Calcolo: utilizzo dell dopo aver letto i registri: per calcolare l indirizzo in memoria per eseguire un operazione logico-aritmetica per effettuare un test. " Accesso alla memoria " Scrittura del risultato nel register file FETCH (prelievo istruzione) Decodifica Esecuzione Lettura / scrittura Write back 5/50 Rapporto UC Dati! CPU: approccio alla progettazione di tipo Controllore Data-path " Fasi comuni: (nel ciclo di esecuzione) Fetch, Decodifica (generazione dei segnali di controllo) " Fasi specifiche: Esecuzione, Accesso memoria, WriteBack segnali dal mondo esterno Dati Controllore Informazioni di controllo Segnali di controllo Data path segnali al mondo esterno Risultati 6/50

4 L unità di controllo! L Unità di controllo (UC) coordina i flussi di informazione (è il cervello della CPU): " selezionando l operazione opportuna delle. " abilitando le vie di comunicazione opportune a seconda dell istruzione in corso di esecuzione. Data path registri Memoria PC β 1 β M. Segnali di controllo. Unità di controllo Istruzione β j 7/50 I componenti di un architettura Datapath CPU: " Banco di registri (Register File) : posso leggere 2 registri e scriverne uno contemporaneamente. " Registro Program counter (PC) Contiene l indirizzo dell istruzione da eseguire. " Registro Instruction Register (IR) Contiene l istruzione in corso di esecuzione. " Arithmetic Logic Unit (): Unità per l esecuzione delle operazioni aritmeticologiche. " Unità di controllo (UC): controlla il flusso e determina le operazioni di ciascun blocco. 2 MEMORIE: " Memoria Programma (contiene le istruzioni) " Memoria Dati (per contenere dati e risultati) CPU Unità di controllo PC Memoria DATI Register File IR Memoria PROGRAMMA 8/50

5 CPU singolo ciclo: temporizzazione CPU singolo ciclo = 1 istruzione/ciclo di clock Indirizzo(t 2 ) PC Indirizzo(t 1 ) Indirizzo(t 3 ) PC Indirizzo(t 2 ) clock clock clock(t) t T CLOCK t 1 t 2 9/50 Sommario! La CPU! Sintesi di una CPU: fase di fetch! Sintesi di una CPU per le istruzioni di tipo R! Sintesi di una CPU per le istruzioni di tipo I (memoria)! Sintesi di una CPU per le istruzioni di tipo I (salti)! CPU che gestisce istruzioni: lw/sw e branch 10/50

6 Fase di FETCH! FETCH: " Memorizzare l indirizzo dell istruzione nel Program Counter. " Leggere l istruzione dalla memoria di programma. " Aggiornare l indirizzo in modo che in PC sia contenuto l indirizzo dell istruzione successiva: " Dispositivi coinvolti: PC PC Indirizzo(t+1) PC Indirizzo(t) PC(t) PC(t)+4 Indirizzo Memoria istruzioni Istruzione +4 11/50 Circuito della fase di fetch Datapath: fase di FETCH (tutte le istruzioni) 0x PC 8000 Memoria istruzioni 0x Istruzione : add $s1, $s2, $s3 8004: sub $s4, $s1, $t1... Read 12/50

7 Sommario! La CPU! Sintesi di una CPU: fase di fetch! Sintesi di una CPU per le istruzioni di tipo R! Sintesi di una CPU per le istruzioni di tipo I (memoria)! Sintesi di una CPU per le istruzioni di tipo I (salti)! CPU che gestisce istruzioni: lw/sw e branch 13/50 Fase di decodifica op rs rt rd shamt funct 6 bit 5 bit 5 bit 5 bit 5 bit 6 bit 6 DECODIFICA (tutte le istruzioni): Leggo l istruzione e genero i segnali di controllo opportuni. Leggo il contenuto dei registri. OPCODE Unità di controllo Segnali di controllo 14/50

8 Lettura dei registri (istr. tipo R) op rs rt rd shamt funct Tipo R 6 bit 5 bit 5 bit 5 bit 5 bit 6 bit ESECUZIONE A/L tipo R: 1) Leggo l istruzione e genero i segnali di controllo opportuni. 2) Leggo il contenuto dei registri. #Reg read 1 #Reg read 2 #Reg write Contenuto Write Register File registri da bit RegWrite Contenuto 1: $rs Contenuto 1: $rt 8000 add $s1, $s2, $s sub $s4, $s1, $t /50 Fase di Esecuzione (tipo R)! I dati vengono letti dal Register File e immessi nella " Necessità della doppia porta di uscita del Register File! La viene comandata in modo opportuno ( S ) s rs rt #Reg read 1 #Reg read 2 #Reg write Contenuto Write Register File registri da bit $rs $rt $s2 $s3 3 s zero Risultato overflow RegWrite 8000: add $s1, $s2, $s /50

9 Fase di Write back (tipo R) Write-back:! La ha eseguito l operazione ( S )! Il risultato viene memorizzato nel register file " Comandi: Write (W), #reg_write s rd #Reg read 1 #Reg read 2 #Reg write Contenuto write Register File registri da bit Contenuto 1 Contenuto 2 3 s zero overflow RegWrite Risultato 17/50 CPU per l esecuzione di un istruzione di tipo R Esecuzione istruzione aritmetico/logica tipo R: Tipo R op rs rt rd shamt funct 6 bit 5 bit 5 bit 5 bit 5 bit 6 bit P C Memoria istruzioni +4 + #reg read1 #reg read2 Contenuto 1 #reg write Register File s 3 s zero Read istruzione corrente contenuto write RegWrite Contenuto 2 overflow Unità di controllo Segnali di controllo 18/50

10 Sommario! La CPU! Sintesi di una CPU: fase di fetch! Sintesi di una CPU per le istruzioni di tipo R! Sintesi di una CPU per le istruzioni di tipo I (memoria)! Sintesi di una CPU per le istruzioni di tipo I (salti)! CPU che gestisce istruzioni: lw/sw e branch 19/50 Istruzioni di tipo I memoria: lw/sw Tipo (formato) I 6 bit 5 bit 5 bit 16 bit op rb rd offset L indirizzo di memoria sarà: lw $s1, 20($s2) Base ($s2) Offset = indirizzo: /50

11 Fase di esecuzione (tipo I: lw) 6 bit 5 bit 5 bit 16 bit op rb rd offset 16 estens. di segno #reg read 1 #reg read 2 #reg write contenuto write Register File RegWrite Contenuto 1 Contenuto 2 <$s2> 20 s 3 s Risultato = Indirizzo MEM zero overflow 8000: lw $s1, 20($s2) 21/50 Lettura della memoria: write-back 8000: lw $s1, 20($s2) Risultato = Indirizzo MEM <$s2> + 20 MemRead Memoria Dati Dato #Reg read 1 #Reg read 2 #Reg write Contenuto Write Register File registri da bit Contenuto 1 Contenuto 2 CPU RegWrite 22/50

12 CPU per l esecuzione di una lw Esecuzione istruzione lw: 8000: lw $s1, 20($s2) 6 bit 5 bit 5 bit 16 bit op rs rd offset P C Memoria istruzioni #reg read1 #reg read2 #reg write estens. di segno Register File s 3 Read lw $s1, 20($s2) contenuto write RegWrite Unità di controllo dato Memoria dati indirizzo MemRead 23/50 CPU per l esecuzione di una sw Esecuzione istruzione sw: 8000: sw $s1, 20($s2) 6 bit 5 bit 5 bit 16 bit op rs rt offset P C Memoria istruzioni #reg read1 #reg read2 #reg write estens. di segno Register File s 3 Read sw $s1, 20($s2) contenuto write RegWrite Unità di controllo dato Memoria dati indirizzo MemWrite 24/50

13 Sommario! La CPU! Sintesi di una CPU: fase di fetch! Sintesi di una CPU per le istruzioni di tipo R! Sintesi di una CPU per le istruzioni di tipo I (memoria)! Sintesi di una CPU per le istruzioni di tipo I (salti)! CPU che gestisce istruzioni: lw/sw e branch 25/50 Istruzioni di tipo I: branch beq $s1, $s2, 20 6 bit 5 bit 5 bit 16 bit op rs rt offset (5*4=20) 1. Calcolo dell indirizzo di salto: calcolo dell offset in byte: offset*4 20 = 5*4: 101 # somma dell offset in byte al contenuto del Program Counter: Program Counter: Offset*4: = Indirizzo salto: BRANCH: valutare l uguaglianza e saltare se è vera. 26/50

14 Fase di esecuzione della beq beq $s1, $s2, OpCode rs rt offset Operazioni: 1) Estensione dell offset su bit. PC 3 + 2) Moltiplicazione per 4 dell offset. 3) Somma del PC con l estensione del segno. 4) Controllo se il contenuto dei registri è uguale. offset (byte) offset 16 est. segno x 4 offset (byte) $rs $rt 3 27/50 Circuito di esecuzione: beq Esecuzione istruzione beq: Abbiamo bisogno di un ulteriore sommatore s = sub zero UC 28/50

15 Sommario! La CPU! Sintesi di una CPU: fase di fetch! Sintesi di una CPU per le istruzioni di tipo R! Sintesi di una CPU per le istruzioni di tipo I (memoria)! Sintesi di una CPU per le istruzioni di tipo I (salti)! CPU che gestisce istruzioni: lw/sw e branch 29/50 ISA MIPS tipi di istruzione: R, I (lw/sw,branch) 30/50

16 CPU singolo ciclo: caratteristiche! CPU a singolo ciclo: il ciclo di esecuzione di un istruzione si compie in un unico ciclo di clock.! tutte le unità funzionali coinvolte in un istruzione vengono utilizzate contemporaneamente! Ogni unità funzionale può essere utilizzata 1 sola volta durante un istruzione.! Duplicazione Memoria: Memoria dati e memoria istruzioni.! Triplicazione : 2 sommatori + 1 general purpose.! Introduzione di multiplexers. 31/50 Schema generale! Esegue: accesso a memoria: lw/sw, aritmetico-logiche tipo R, branch: beq 0 Istruzione [31-26] UC 1 Istruzione s /50

17 Schema generale (lw/sw + R + beq) 0 Istruzione [31-26] UC 1 Istruzione s Unità di Controllo CPU: Controllore della : Segnali_Controllo = f (Opcode) s = f (Opcode,funct) 33/50 Sommario Unità di controllo:! Controllore della! Unità di Controllo Principale 34/50

18 UC e Sintesi UC-:! UC genera op in funzione dell istruzione (OpCode)! UC- genera s in funzione di: " OpCode # op " Funct istruzione OpCode Istr(31:26) Funct Istr(5:0) UC op UC s! Quali operazioni devono essere eseguite Istruz. Operaz. op R # dipende da funct 10 lw # somma 00 sw # somma 00 beq # confronto # differenza 01 Istr op R 10 lw/sw 00 beq 01 $ 3 classi distinte (2 bit # op) 35/50 Controllo della : sintesi op! Sintesi del circuito logico: op = f (OpCode) Istr OpCode op lw sw beq add sub and or slt nella UC... OpCode5 OpCode4 OpCode3 OpCode2 OpCode1 OpCode0 OpCode5 OpCode4 OpCode3 OpCode2 OpCode1 OpCode0 op 1 op 0 op0 = OpCode5 OpCode4 OpCode3 OpCode2 OpCode1 OpCode0 op1 = OpCode5 OpCode4 OpCode3 OpCode2 OpCode1 OpCode0 36/50

19 UC : Controllo gerarchico OpCode 6 UC 2 op = f (OpCode) funct 6 UC s = 3 f (op, funct) 3 classi distinte OpCode op R R 2. lw/sw 3. branch lw/sw beq tipo R # s dipende da funct funct s and 000 or 001 add 010 sub 110 slt /50 Controllo della s = f ( op, Funct ) Istr OpCode op (Ao) Funct ( f ) s lw x x x x x x sw x x x x x x beq x x x x x x add sub and or slt ( ) SOP ( )( f 5 + f 4 + f 3 + f 2 + f 1 ) POS ( ) SOP s 0 = Ao 1 Ao 0 + Ao 1 Ao 0 f 5 f 4 f 2 f 1 f 0 s 1 = Ao 1 + Ao 0 s 2 = Ao 1 Ao 0 f 5 f 4 f 3 f 2 f 1 f 0 + f 3 f 2 f 1 f 0 38/50

20 Controllo della ( ) ( )( f 5 + f 4 + f 3 + f 2 + f 1 ) ( ) s = f ( op, Funct ) s 0 = Ao 1 Ao 0 + Ao 1 Ao 0 f 5 f 4 f 2 f 1 f 0 s 1 = Ao 1 + Ao 0 s 2 = Ao 1 Ao 0 f 5 f 4 f 3 f 2 f 1 f 0 + f 3 f 2 f 1 f 0 39/50 Sommario Unità di controllo:! Controllore della! Unità di Controllo Principale 40/50

21 Schema generale (lw/sw + R + beq) 0 Istruzione [31-26] UC 1 Istruzione s Unità di Controllo CPU: Controllore della : Segnali_Controllo = f (Opcode) s = f (Opcode,funct) 41/50 Segnali di controllo CPU Sintesi UC principale: Segnali di selezione: OpCode Unità di controllo Segnali di controllo Segnale Effetto quando vale 0 Effetto quando vale 1 RegDst Src PCSrc MemtoReg Il numero del registro destinazione proviene dal campo rd (bit 15-11) Il secondo operando della proviene dal campo offset (estesa a bit) Il valore del PC viene sostituito dall uscita del sommatore che calcola PC+4 Il valore inviato a ContenutoWrite del Register File proviene dalla Il numero del registro destinazione proviene dal campo rt (bit 20-16) Il secondo operando della proviene dalla II porta di lettura del Register File Il valore del PC viene sostituito dall uscita del sommatore che calcola l indirizzo di salto Il valore inviato a ContenutoWrite del Register File proviene dalla memoria Segnali di comando: Segnale Effetto quando vale 0 Effetto quando vale 1 RegWrite Nessuno Nel registro specificato su #RegWrite viene scritto il valore all ingresso: ContenutoWrite MemRead Nessuno Comando di lettura della memoria dati MemWrite Nessuno Comando di scrittura della memoria dati 42/50

22 Segnali di controllo del Data-path Istr OpCode Reg Dst src Mem toreg Reg Write Mem Read Mem Write Branch op R lw sw x 0 x beq x 1 x ! Relazione tra PCSrc e Branch: PCSrc = Branch AND [condiz. salto verificata] beq: :zero Branch PCSrc 43/50 UC principale: Segnali di controllo Tabella di sintesi UC principale: Istr Ingressi: OpCode,.zero Uscite: segnali di controllo CPU Ingressi OpCode : Zero Reg Dst src Mem toreg Reg Write Uscite Mem Read Mem Write Branch R x lw x sw x x 0 x beq x 1 x op RegDst = OpCode0 src = not(opcode0) MemtoReg = OpCode0 MemWrite = OpCode3 MemRead = OpCode5 not(opcode3) Branch = OpCode2 PCsrc = Branch zero RegWrite = NOT(OpCode2 + OpCode3 + not(opcode5)) 44/50

23 Sintesi di alcuni segnali di controllo! Su ISA completo: OpCode5 OpCode4 OpCode3 OpCode2 OpCode1 OpCode0 src! Sul nostro ISA ridotto: OpCode5 OpCode4 OpCode3 OpCode2 OpCode1 OpCode0 OpCode5 OpCode4 OpCode3 OpCode2 OpCode1 OpCode0 RegWrite OpCode Istr(31:26) UC RegDst MemtoReg src Branch MemWrite MemRead RegWrite 45/50 CPU Singolo Ciclo + UC Istruzione Patterson, Hennessy 46/50

24 L istruzione jump (formato J) Formato J (jump) op indirizzo (costante) 6 bit 26 bit! Indirizzo di salto determinato in due passi: " Calcolo parte bassa indirizzo: addr = (indirizzo * 4) " Deteminazione dell indirizzo di salto: PC % [ PC(31:28) addr ] j : Base (PC): Campo indirizzo: = Indirizzo salto: /50 Segnali di controllo Segnale Effetto quando è 0 Effetto quando è 1 RegDst RegWrite Src PCSrc Il numero del registro destinazione proviene dal campo rd (bit 15-11) Nessuno Il secondo operando della proviene dal campo offset (estesa a bit) Il valore del PC viene sostituito dall uscita del sommatore che calcola PC+4 Il numero del registro destinazione proviene dal campo rt (bit 20-16) Nel registro specificato su #RegWrite viene scritto il valore all ingresso: ContenutoWrite Il secondo operando della proviene dalla II porta di lettura del Register File Il valore del PC viene sostituito dall uscita del sommatore che calcola l indirizzo di salto MemRead Nessuno Comando di lettura della memoria dati MemWrite Nessuno Comando di scrittura della memoria dati MemtoReg Il valore inviato a ContenutoWrite del Register File proviene dalla Il valore inviato a ContenutoWrite del Register File proviene dalla memoria Jump PC viene impostato a PC+4 oppure all indirizzo destinazione della branch PC viene impostato al valore ottenuto dal campo dato della jump Opcode( j ): 2 (000010) Jump = O 5 O 4 O 3 O 2 O 1 O 0 OpCode5 OpCode4 OpCode3 OpCode2 OpCode1 OpCode0 Jump 48/50

25 CPU + UC completa (aggiunta di jump) Istruzione 49/50 CPU a Ciclo singolo! CPU a CICLO SINGOLO: Ad ogni ciclo di clock viene eseguita un istruzione completa. C(t) clock Istruzione C(t) Istruzione 1 Istruzione 2 Istruzione 3 clock(t) T C = durata istruzione 50/50