Università degli Studi di Cassino e del Lazio Meridionale

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1 Università degli Studi di Cassino e del Lazio Meridionale di Calcolatori Elettronici Realizzazione del Data path a ciclo singolo Anno Accademico 22/23 Alessandra Scotto di Freca Si ringrazia il prof.francesco Tortorella per il materiale didattico

2 Realizzazione del data path. Analizzare l instruction set => Specifiche sul datapath il significato di ciascuna istruzione è dato dai register transfers il datapath deve includere elementi di memoria per i registri necessari alla ISA il datapath deve supportare ciascun trasferimento tra registri 2. Selezionare l insieme di componenti del datapath e stabilire una metodologia di tempificazione 3. Costruire il datapath rispettando le specifiche 4. Analizzare l implementazione di ciascuna istruzione per determinare i punti di controllo che abiliteranno i trasferimenti 5. Costruire la control logic Calcolatori Elettronici 22/23

3 Formati Istruzioni del MIPS R-type I-type op rs rt rd shamt funct 6 bits 5 bits 5 bits 5 bits 5 bits 6 bits op rs rt immediate 3 6 bits 5 bits 5 bits 6 bits 26 J-type op target address 6 bits 26 bits Calcolatori Elettronici 22/23

4 Passo : Il sottoinsieme MIPS-lite ADD e SUB addu rd, rs, rt subu rd, rs, rt op rs rt rd shamt funct 6 bits 5 bits 5 bits 5 bits 5 bits 6 bits OR Immediato: ori rt, rs, imm op rs rt immediate 6 bits 5 bits 5 bits 6 bits 6 LOAD e STORE Word lw rt, rs, imm6 sw rt, rs, imm op rs rt immediate 6 bits 5 bits 5 bits 6 bits 6 BRANCH: beq rs, rt, imm op rs rt immediate 6 bits 5 bits 5 bits 6 bits 6 Calcolatori Elettronici 22/23

5 Trasferimenti tra Registri Forniscono il significato delle istruzioni Tutto comincia con il fetch op rs rt rd shamt funct = MEM[ PC ] op rs rt Imm6 = MEM[ PC ] inst Register Transfers ADDU R[rd] R[rs] + R[rt]; PC PC + 4 SUBU R[rd] R[rs] -- R[rt]; PC PC + 4 ORi R[rt] R[rs] + zero_ext(imm6); PC PC + 4 LOAD R[rt] MEM[ R[rs] + sign_ext(imm6)]; PC PC + 4 STORE MEM[ R[rs] + sign_ext(imm6) ] R[rt]; PC PC + 4 BEQ if ( R[rs] == R[rt] ) then PC PC sign_ext(imm6)] else PC PC + 4 Calcolatori Elettronici 22/23

6 Passo 2: Componenti del Datapath Memoria instruzioni & dati Registri ( x ) read RS read RT Write RT o RD PC Extender (estensione del segno) Addiz e Sottraz di registri o di immediati (estesi) Somma 4 o immediati estesi al PC Calcolatori Elettronici 22/23

7 Passo 2: Componenti del Datapath Elementi Combinatori Elementi di Memoria tempificazione (Clocking methodology) Calcolatori Elettronici 22/23

8 Adder MUX ALU Elementi Combinatori Adder A B CarryIn Sum Carry MUX Selec t A Y B OP ALU A B Calcolatori Elettronici 22/23 Risultato

9 Elementi di Memoria: Registro Registro Ingressi N-bit Write Enable Write Enable Data In Write Enable: negato (): Data Out non cambia asserito (): Data Out diventa Data In N Data Out N Calcolatori Elettronici 22/23

10 Elementi di Memoria: Banco di Registri Il Banco di Registri consiste di registri: Write Enable Due bus a -bit di output: busa e busb Un bus di input a -bit : busw busw Un Registro viene selezionato da: RA seleziona il registro da mettere sul busa RB seleziona il registro da mettere sul busb RWRARB Registr i a -bit RW seleziona il registro da scrivere mediante il busw quando Write Enable è Il Clock (CLK) Il CLK è significativo SOLO durante le operazioni di write Durante le operazioni di read, il Banco si comporta come se fosse combinatorio: RA o RB validi => busa o busb validi dopo un tempo di accesso (access time) busa busb Calcolatori Elettronici 22/23

11 Elementi di Memoria: Banco di Registri Banco di registri: schema di accesso in lettura Calcolatori Elettronici 22/23

12 Elementi di Memoria: Banco di Registri Banco di registri: schema di accesso in scrittura Calcolatori Elettronici 22/23

13 Un modello ideale di Memoria Memoria (ideale) Un bus di input: Data In Un bus di output: Data Out Accesso a una parola di Memoria : Write Enable Indirizzo seleziona la parola da inviare su Data Out Data In DataOut Se Write Enable = : indirizzo seleziona la parola di memoria da scrivere mediante il bus Data In Clock input (CLK) Il CLK è significativo SOLO durante le operazioni di write Indirizzo Durante le operazioni di read, la Memoria si comporta come se fosse combinatoria: Indirizzo valido => Data Out valido dopo un tempo di accesso Calcolatori Elettronici 22/23

14 Passo 3 Specifiche dei Trasferimenti tra Registri Assemblaggio del Datapath Instruction Fetch Leggi gli Operandi ed Esegui l Operazione Calcolatori Elettronici 22/23

15 3a: Unità di Fetch Operazioni previste Fetch dell Istruzione: mem[pc] Aggiornamento del program counter: Codice Sequenziale: PC PC + 4 Branch e Jump: PC qualcos altro PC Next Address Logic Address Instruction Memory Instruction Word Calcolatori Elettronici 22/23

16 ALU 3b: Add & Subtract R[rd] R[rs] op R[rt] Esempio: addu rd, rs, rt Ra, Rb e Rw dai campi rs, rt e rd dell istruzione ALUctr e RegWr: dalla control logic dopo la decodifica dell istruzione op rs rt rd shamt funct 6 bits 5 bits 5 bits 5 bits 5 bits 6 bits 6 RegWr busw Rd Rs Rw Ra Rb -bit Registers Rt busa busb ALUctr Result Calcolatori Elettronici 22/23

17 Register-Register Timing ALU PC Rs, Rt, Rd, Op, Func ALUctr Val. Prec. -to-q Val. Succ. Val. Prec. Val. Prec. Tempo di Accesso alla Instruction Memory Val. Succ. Ritardo introdotto dalla Control Logic Val. Succ. RegWr Val. Prec. Val. Succ. busa, B Val. Prec. Tempo di accesso Banco di Registri Val. Succ. busw Val. Prec. Ritardo ALU Val. Succ. busw RegWr Rd Rs Rt Rw Ra Rb Registri a -bit busa busb ALUctr Result Qui avviene il Register Write Calcolatori Elettronici 22/23

18 ALU Mux ZeroExt 3c: Operazioni Logiche con Immediati R[rt] R[rs] op ZeroExt[imm6] ] op rs rt immediate 6 bits 5 bits 5 bits rd? 6 bits immediate Rd Rt 6 bits 6 bits RegDst Mux Rs RegWr ALUctr busa Rw Ra Rb busw Registri Risultato a -bit busb imm6 6 ALUSrc Calcolatori Elettronici 22/23

19 ALU Mux Mux Extender 3d: Operazioni di Load R[rt] Mem[R[rs] + SignExt[imm6]] Esempio: lw rt, imm6(rs) RegDst busw Rd RegWr Mux imm6 Rt Rw Ra Rb Registri a -bit 6 Rs 3 busb op rs rt immediate 6 bits 5 bits 5 bits rd 6 bits busa ALUSrc ALUctr Data In MemWr WrEn Adr Data Memory W_Src ExtOp Calcolatori Elettronici 22/23

20 ALU Mu x Mux Mux Extender 3e: Operazioni di Store Mem[ R[rs] + SignExt[imm6] R[rt] ] Esempio: sw rt, imm6(rs) op rs rt immediato 6 bits 5 bits 5 bits 6 bits RegDst Rd Rt ALUctr MemWr Mux Rs Rt RegWr busw busa Rw Ra Rb Registri a -bit busb WrEn Adr imm6 Data In Data 6 Memory W_Src ExtOp ALUSrc Calcolatori Elettronici 22/23

21 3f: L Istruzione di Branch op rs rt immediate 6 bits 5 bits 5 bits 6 bits 6 beq rs, rt, imm6 mem[pc] Fetch dell istruzione dalla memoria EQUAL R[rs] == R[rt] Calcolo della condizione di branch if (EQUAL) Calcolo indirizzo prossima istruzione PC PC ( SignExt(imm6) x 4 ) else PC PC + 4 Calcolatori Elettronici 22/23

22 Adder PC Mux Adder PC Ext Datapath per Operazioni di Branch beq rs, rt, imm op rs rt immediate 6 bits 5 bits 5 bits 6 bits Indirizzo Istruzione EQUAL 4 npc_sel busw RegWr Rs Rw Ra Rb Registri a -bit Rt busa busb Equal? imm6 Calcolatori Elettronici 22/23

23 <:5> <:5> <6:2> <2:25> ALU PC Mux Mux Mux Extender PC Ext Single Cycle Datapath Inst Memory Adr Rs Rt Rd Imm6 Instruction<3:> npc_sel RegDst Rd Rt Equal ALUctr MemWr MemtoReg imm6 4 Adder Adder RegWr busw imm6 5 5 Rs 5 Rw Ra Rb Registri a -bit 6 Rt busa busb = WrEn Adr Data In Data Memory ExtOp ALUSrc Calcolatori Elettronici 22/23

24 <:5> <:5> <6:2> <2:25> <:5> <26:3> Passo 4: Realizzazione del Controllo Instruction<3:> Inst Memory Adr Op Fun Rs Rt Rd Imm6 Logica di Controllo npc_selregwr RegDst ExtOp ALUSrc ALUctr MemWr MemtoReg Equal DATA PATH Calcolatori Elettronici 22/23

25 PC Mux PC Ext Significato dei Segnali di Controllo Rs, Rt, Rd e Imm6 sono cablati nel datapath npc_sel: => PC PC + 4; => PC PC SignExt(Im6) n= next npc_sel Inst Memory Adr 4 Adder Adder imm6 Calcolatori Elettronici 22/23

26 ALU Mux Mux Extender Significato dei Segnali di Controllo ExtOp: zero, sign ALUsrc: => regb; => immed ALUctr: add, sub, or RegDst RegWr busw imm6 Rd Rt 5 5 Rs 5 Rw Ra Rb Registri da - bit 6 Rt busa busb Equal MemWr: write memory MemtoReg: =>ALU; => Mem RegDst: => rt ; => rd RegWr: write dest register ALUctr MemWr MemtoReg = WrEn Adr Data In Data Memory ExtOp Anno ALUSrc accademico Calcolatori Elettronici 22/23

27 Control Signals inst Register Transfer ADD R[rd] <-- R[rs] + R[rt]; PC <-- PC + 4 ALUsrc = RegB, ALUctr = add, RegDst = rd, RegWr, npc_sel = +4 SUB R[rd] <-- R[rs] -- R[rt]; PC <-- PC + 4 ALUsrc = RegB, ALUctr = sub, RegDst = rd, RegWr, npc_sel = +4 ORi R[rt] <-- R[rs] + zero_ext(imm6); PC <-- PC + 4 ALUsrc = Im, Extop = Z, ALUctr = or, RegDst = rt, RegWr, npc_sel = +4 LOAD R[rt] <-- MEM[ R[rs] + sign_ext(imm6)]; PC <-- PC + 4 ALUsrc = Im, Extop = Sn, ALUctr = add, MemtoReg, RegDst = rt, RegWr, npc_sel = +4 STORE MEM[ R[rs] + sign_ext(imm6)] <-- R[rs]; PC <-- PC + 4 ALUsrc = Im, Extop = Sn, ALUctr = add, MemWr, npc_sel = +4 BEQ if ( R[rs] == R[rt] ) then PC <-- PC sign_ext(imm6)] else PC <-- PC + 4 npc_sel = EQUAL, ALUctr = sub Calcolatori Elettronici 22/23

28 Passo 5: Logica per ciascun segnale di controllo npc_sel <= if (OP == BEQ) then EQUAL else ALUsrc <=if (OP == ) then regb else immed ALUctr <= if (OP == ) then funct elseif (OP == ORi) then OR elseif (OP == BEQ) then sub else add ExtOp <= if (OP == ORi) then zero else sign MemWr <= (OP == Store) MemtoReg<= (OP == Load) RegWr: <= if ((OP == Store) (OP == BEQ)) then else RegDst: <= if ((OP == Load) (OP == ORi)) then else Calcolatori Elettronici 22/23

29 La tabella di verità per il controllo op 6 RegDst ALUSrc MemtoReg RegWrite MemWrite PCSrc Jump ExtOp RegDst func ALUSrc ALU ALUctr Main 6 : Control 3 Control ALUop (Local) 3 op R-type ori lw sw beq jump x ALUop (Symbolic) R-type Or Add Add Subtract xxx ALUop <2> x ALUop <> x ALUop <> x x x x x x x x x x Calcolatori Elettronici 22/23

30 La tabella di verità per RegWrite R-type ori lw sw beq jump RegWrite RegWrite = R-type + ori + lw op =!op<5> &!op<4> &!op<3> &!op<2> &!op<> &!op<> (R-type) +!op<5> &!op<4> & op<3> & op<2> &!op<> & op<> (ori) + op<5> &!op<4> &!op<3> &!op<2> & op<> & op<> (lw) op<5>. op<5> op<5>.. op<5>.. op<5>.. op<5>..... <> <> <> <> <> op<> R-type ori lw sw beq jump RegWrite Calcolatori Elettronici 22/23

31 Implementazione PLA del controllo op<5>.. op<5>.. op<5>.. op<5>.. op<5>.. op<5>.. <> <> <> <> <> op<> R-type ori lw sw beq jump RegWrite ALUSrc RegDst MemtoReg MemWrite Branch Jump ExtOp ALUop<2> ALUop<> ALUop<> Calcolatori Elettronici 22/23

32 ALU Vista Astratta dell Implementazione Next Address Ideal Instruction Memory Instruction Address PC Rd 5 Instruction Rs 5 Rw Ra Rt 5 Rb -bit Registers A B Controllo Control Signals Conditions Data Address Data In Ideal Data Memory Data Out Datapath Calcolatori Elettronici 22/23

33 Schema del datapath con le linee di controllo PCSrc Add M ux 4 RegWrite Shift left 2 Add ALU result PC Read address Instruction [3 ] Instruction memory Instruction [25 2] Instruction [2 6] M ux Instruction [5 ] RegDst Instruction [5 ] Read register Read register 2 Write register Write data Read data Read data 2 Registers 6 Sign extend ALUSrc M ux ALU control ALU Zero ALU result MemWrite Address Write data Data memory MemRead Read data MemtoReg M ux Instruction [5 ] ALUOp Calcolatori Elettronici 22/23

34 Schema del datapath con l unità di controllo M ux 4 Add Instruction [3 26] Control RegDst Branch MemRead MemtoReg ALUOp MemWrite ALUSrc RegWrite Shift left 2 Add result ALU PCSrc PC Read address Instruction memory Instruction [3 ] Instruction [25 2] Instruction [2 6] Instruction [5 ] M ux Read register Read data Read register 2 Registers Read Write data 2 register Write data M ux Zero ALU ALU result Address Write data Data memory Read data M ux Instruction [5 ] 6 Sign extend ALU control Instruction [5 ] Calcolatori Elettronici 22/23

35 Modifica per implementare jump Instruction [25 ] Shift Jump address [3 ] left PC+4 [3 28] M ux M ux 4 Add Instruction [3 26] Control RegDst Jump Branch MemRead MemtoReg ALUOp MemWrite ALUSrc RegWrite Shift left 2 Add result ALU PC Read address Instruction memory Instruction [3 ] Instruction [25 2] Instruction [2 6] Instruction [5 ] M ux Read register Read data Read register 2 Registers Read Write data 2 register Write data M ux Zero ALU ALU result Address Write data Data memory Read data M ux Instruction [5 ] 6 Sign extend ALU control Instruction [5 ] Calcolatori Elettronici 22/23

36 ALU Vista astratta del critical path Definisce la max frequenza di clock Next Address Ideal Instruction Memory Instruction Address PC Rd 5 Instruction Rs 5 Rt 5 Rw Ra Rb -bit Registers Critical Path (istr. LOAD) = Ritardo tra e out PC + Access Time della Mem. Istruzioni + Access Time del banco registri+ Tempo di ritardo ALU (add bit) + Access Time della Mem. Dati + Tempo di hold per il Register File Write Imm 6 A B Data Address Data In Ideal Data Memory Calcolatori Elettronici 22/23

37 Riassumendo 5 passi per progettare un processore. Analizzare l instruction set => Specifiche sul datapath 2. Selezionare l insieme di componenti del datapath stabilire una metodologia di clocking 3. Costruire il datapath rispettando le specifiche 4. Analizzare l implementazione di ciascuna istruzione per determinare i punti di controllo che abiliteranno i trasferimenti 5. Costruire la logica di controllo il MIPS rende più semplice il progetto Le istruzioni tutte della stessa dimensione I registri sorgente sempre nello stesso posto dell istruzione Gli Immediati stessa dimensione, posizione Le Operazioni sempre su registri/immediati Calcolatori Elettronici 22/23

38 Che cosa abbiamo combinato? High Level Language Program (e.g., C) Compiler Assembly Language Program (e.g.,mips) Assembler Machine Language Program (MIPS) Machine Interpretation Hardware Architecture Description (e.g., block diagrams) temp = v[k]; v[k] = v[k+]; v[k+] = temp; lw $t, ($2) lw $t, 4($2) sw $t, ($2) sw $t, 4($2) Architecture Implementation Logic Circuit Description (Circuit Schematic Diagrams) Calcolatori Elettronici 22/23

39 Valutazione del data path a ciclo singolo L implementazione realizzata prevede implicitamente che occorra un solo ciclo di clock per eseguire una qualunque istruzione. Sebbene tale implementazione funzioni correttamente, non è utilizzata in pratica perché inefficiente (qual è il motivo?) Consideriamo un esempio numerico Calcolatori Elettronici 22/23

40 Valutazione del data path a ciclo singolo Assumiamo che i tempi di ritardo di tutti i componenti nel datapath siano trascurabili tranne: Unità di memoria: 2 ps ALU e addizionatori: ps Register file (read e write): 5 ps Confrontiamo le prestazioni di due diverse implementazioni: Implementazione a ciclo singolo di lunghezza fissa Implementazione a ciclo singolo di lunghezza variabile (soluzione solo teorica) Calcolatori Elettronici 22/23

41 Valutazione del data path a ciclo singolo Supponiamo la seguente distribuzione per le istruzioni: Load: 25 % Store: % Istruzioni logico-aritmetiche: 45 % Branch: 5 % Jump: 5 % Calcolatori Elettronici 22/23

42 Valutazione del data path a ciclo singolo Tipo di istruzione Unità funzionali usate Logico aritmetiche Instr. fetch Accesso ai registri ALU Accesso ai registri Load Instr. fetch Accesso ai registri ALU Accesso alla memoria Accesso ai registri Store Instr. fetch Accesso ai registri ALU Accesso alla memoria Branch Instr. fetch Accesso ai registri ALU Jump Instr. fetch Calcolatori Elettronici 22/23

43 Valutazione del data path a ciclo singolo Tipo di istruzione Instruction memory Register Read ALU operation Data memory Register write Totale (ps) Logico aritmetiche Load Store Branch Jump 2 2 Calcolatori Elettronici 22/23

44 Valutazione del data path a ciclo singolo Ciclo di lunghezza fissa: necessario allinearsi all istruzione che richiede maggior tempo di esecuzione. T f = 6 ps Ciclo di lunghezza variabile: occorre valutare il tempo medio di esecuzione. T v = ps T v = 6*.25+55*.+4*.45+35*.5+2*.5 Consideriamo il rapporto T f /T v =.34 Calcolatori Elettronici 22/23

45 Valutazione del data path a ciclo singolo Problemi dell implementazione del data path a ciclo singolo di lunghezza fissa: Condizionato dal worst case (istruzione più lenta) Ogni unità funzionale è usata una volta sola per ciclo (necessario replicare alcune funzionalità, es. adder) Situazione anche peggiore se si considera l introduzione di altre unità necessarie (FPU). Soluzioni possibili? Implementazione multiciclo (OLD): ciclo più breve legato al tempo di ritardo dell unità funzionale più lenta. Le unità vengono usate per più compiti, ma l esecuzione di un istruzione richiede più cicli di clock. Implementazione pipeline: data path simile all implementazione a ciclo singolo. Permette l esecuzione contemporanea di più istruzioni incrementando l utilizzazione dell hardware e aumentando le prestazioni. Calcolatori Elettronici 22/23