CALCOLATORI ELETTRONICI 29 giugno 2015

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1 CALCOLATORI ELETTRONICI 29 giugno 2015 NOME: COGNOME: MATR: Scrivere nome, cognome e matricola chiaramente in caratteri maiuscoli a stampa 1. Relativamente al confronto tra le implementazioni del processore a singolo ciclo e multiciclo, per ciascuna delle seguenti affermazioni (indipendenti l una dall altra) si dica se è vera o falsa, motivando in ciascun caso la risposta: L implementazione multi-ciclo è vantaggiosa perché è in grado di eseguire le istruzioni più lunghe in un tempo minore rispetto all implementazione a singolo ciclo, mentre le istruzioni più brevi hanno generalmente una bassa frequenza in relazione al tipico carico di lavoro di un calcolatore. E possibile che esistano istruzioni che, con un implementazione a singolo ciclo, sono eseguite in un tempo minore rispetto al caso di implementazione multi-ciclo. Supponendo che le operazioni delle unità funzionali critiche del datapath (ad esempio la ALU, il Register File e le memorie) richiedano esattamente lo stesso tempo di esecuzione, è possibile che l implementazione a singolo ciclo risulti migliore in termini di prestazioni rispetto all implementazione multiciclo, in particolare quando la frequenza di esecuzione dell istruzione più lunga è molto alta. [5]

2 2. Si considerino, mostrati nelle figure alla pagina seguente, il datapath ed il diagramma a stati finiti che specifica l unità di controllo secondo la tecnica a multiciclo relativamente alle istruzioni MIPS lw, sw, beq, j ed alle istruzioni Tipo-R. Si vuole implementare la nuova istruzione MAXM r0, (r1), (r2) che pone in r0 il valore massimo tra le due parole di memoria indirizzate rispettivamente da r1 e r2: r0 MAX{M[r1], M[r2]}. Suggerimento: ricordare che un numero negativo in complemento a due ha il bit di segno pari a 1. Si trascuri il caso in cui il confronto tra operandi comporti overflow. Ricordando i tre formati di codifica delle istruzioni (riportati di seguito) si chiede di: - riportare il formato della nuova istruzione macchina (specificando anche i campi destinati a r0, r1 e r2); - riportare, nella corrispondente figura, le modifiche necessarie al datapath; - estendere il diagramma degli stati per implementare la nuova istruzione. [6] Promemoria formati delle istruzioni:

3 2 Memory address computation ALUSrcA = 1 ALUSrcB = 10 ALUOp = 00 Start Instruction fetch 0 MemRead ALUSrcA = 0 IorD = 0 IRWrite ALUSrcB = 01 ALUOp = 00 PCWrite PCSource = 00 6 (Op = 'LW') or (Op = 'SW') Execution ALUSrcA =1 ALUSrcB = 00 ALUOp= 10 8 (Op = R-type) Branch completion ALUSrcA = 1 ALUSrcB = 00 ALUOp = 01 PCWriteCond PCSource = 01 Instruction decode/ register fetch 1 (Op = 'BEQ') 9 ALUSrcA = 0 ALUSrcB = 11 ALUOp = 00 (Op = 'J') Jump completion PCWrite PCSource = 10 3 (Op = 'LW') Memory access (Op = 'SW') 5 Memory access 7 R-type completion MemRead IorD = 1 MemWrite IorD = 1 RegDst = 1 RegWrite MemtoReg = 0 4 Write-back step RegDst = 0 RegWrite MemtoReg =1

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5 3. A partire dalla figura seguente, si disegnino schematicamente (ma in modo preciso) l unità di controllo della pipeline ed i relativi collegamenti. Dal disegno deve essere chiaro da dove provengono i segnali di controllo usati nei diversi stadi. [4] F: fetch D: decodifica E: esecuzione W: scrittura risultati

6 4. Si consideri il seguente frammento di codice MIPS: lw lw sw lw lw $t1, 20($t2) $t2, 40($t1) $t2, 28($s0) $s0, 32($t1) $s0, 20($t1) Si consideri l implementazione con pipeline a 5 stadi (F: Fetch, D: Decode, E: Execute, M: Mem, W: Write-Back). Si chiede di: a) individuare in modo preciso tutte le dipendenze tra i dati b) tracciare il diagramma temporale delle istruzioni (indicando esplicitamente le eventuali propagazioni e, per ognuna di esse, quale dato è propagato) in ognuna delle seguenti ipotesi: - non è disponibile alcuna unità di propagazione - è disponibile un unità di propagazione verso lo stadio E - è disponibile un unità di propagazione verso lo stadio E ed una verso lo stadio M. Nei diagrammi, si chiede di indicare il numero di cicli di penalità. [6]

7 5. Si consideri un implementazione del processore MIPS per la quale si utilizza un hardware che richiede i seguenti tempi di esecuzione: - prelievo istruzione e accesso alla memoria dati: 2 ns - ogni altra operazione critica (ALU, decodifica, lettura e scrittura register file): 1 ns Si assuma un carico di lavoro che prevede la seguente distribuzione delle istruzioni MIPS: lw: 30 % sw: 20 % formato-r: 35 % beq: 10 % j: 5 % Si supponga inoltre che: - il 10% delle istruzioni lw siano seguite da istruzioni Tipo-R che ne utilizzano il risultato; - il 20% delle istruzioni lw siano seguite da istruzioni sw o lw che ne utilizzano il risultato solo per il calcolo dell indirizzo; - il 10% delle istruzioni lw siano seguite da istruzioni sw che ne utilizzano il risultato solo per immagazzinarlo in memoria. - il 5% delle istruzioni lw siano seguite da istruzioni sw che ne utilizzano il risultato sia per il calcolo dell indirizzo sia per immagazzinarlo in memoria. - il 3% delle istruzioni lw sono seguite da istruzioni beq che ne utilizzano il risultato (si assuma che il confronto tra gli operandi sia effettuato al terzo stadio della pipeline). Il processore utilizza una cache primaria distinta per i dati e le istruzioni. Ciascuna di queste cache, che in caso di successo consente di accedere all istruzione o al dato in un ciclo di clock, presenta le seguenti caratteristiche: - percentuale di successo (hit rate): 95% per la lettura, 70% per la scrittura - penalità di fallimento: 5 cicli di clock sia in lettura sia in scrittura Si chiede di esprimere il tempo medio di esecuzione (a regime) per istruzione con l usuale implementazione basata su pipeline a 5 stadi (per la quale si possono trascurare le criticità sui salti). L implementazione con pipeline fa uso di un unità di propagazione solo verso lo stadio E, mentre non dispone di unità di propagazione verso M. Si effettui lo stesso calcolo nel caso in cui si abbia anche l unità di propagazione verso M. Si effettui infine lo stesso calcolo nel caso in cui la cache per i dati e le istruzioni fosse unica (ed avesse un hit rate pari al 90%, penalità di fallimento: 5 cicli di clock in lettura, 10 cicli di clock in scrittura), assumendo sempre unità di propagazione verso E e verso M. Si mostrino i passaggi principali relativamente alle risposte fornite. [6]

8 6. Facendo eventualmente riferimento alla green card, si considerino le due istruzioni del processore MIPS sub e slt. Si assuma che entrambe prevedano l uso della ALU per effettuare la sottrazione dei due operandi sorgente, in particolare la slt al fine di confrontarli. Si noti come nella green card è previsto che la sub possa causare l eccezione per overflow [cf. la nota (1)], mentre questa non è presente nel caso della slt. Come potete spiegarvelo? La qualità della giustificazione data influisce sulla valutazione della risposta. [3] 7. Che cosa si intende esattamente quando si dice che la logica classica e monotona? [2]

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