CALCOLATORI ELETTRONICI 14 giugno 2010
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1 CALCOLATORI ELETTRONICI 14 giugno 2010 NOME: COGNOME: MATR: Scrivere chiaramente in caratteri maiuscoli a stampa 1. Si implementi per mezzo di porte logiche di AND, OR e NOT la funzione combinatoria (a 4 ingressi e una uscita) che riceve in ingresso un valore positivo binario su 4 bit e pone in uscita 1 se il valore in ingresso è maggiore o uguale a 7, pone in uscita 0 altrimenti. Si implementi inoltre la stessa funzione logica per mezzo di sole porte NAND. [4]
2 2. Con particolare riferimento al linguaggio MIPS, illustrare le caratteristiche dell architettura load-store (detta anche register-register) illustrando i motivi che ne hanno favorito la diffusione nelle architetture più recenti. [3]
3 3. Si considerino, mostrati nelle figure alla pagina seguente, il datapath ed il diagramma a stati finiti che specifica l unità di controllo secondo la tecnica a multiciclo relativamente alle istruzioni MIPS lw, sw, beq, j ed alle istruzioni Tipo-R. Si vuole implementare la nuova istruzione beqmemi r1, const, (r2) che confronta il valore del registro r1 con una costante const a 16 bit specificata nell istruzione e, nel caso i valori siano uguali, salta all indirizzo specificato nella locazione di memoria di indirizzo r2: if(r1==const) salta a M[r2]. Ricordando i tre formati di codifica delle istruzioni (riportati di seguito) si chiede di: - riportare il formato della nuova istruzione macchina (specificando anche i campi destinati a r1 e r2); - riportare, nella corrispondente figura, le modifiche necessarie al datapath; - estendere il diagramma degli stati per implementare la nuova istruzione. [6] Promemoria formati delle istruzioni:
4 2 Memory address computation ALUSrcA = 1 ALUSrcB = 10 ALUOp = 00 Start Instruction fetch 0 MemRead ALUSrcA = 0 IorD = 0 IRWrite ALUSrcB = 01 ALUOp = 00 PCWrite PCSource = 00 6 (Op = 'LW') or (Op = 'SW') Execution ALUSrcA =1 ALUSrcB = 00 ALUOp= 10 8 (Op = R-type) Branch completion ALUSrcA = 1 ALUSrcB = 00 ALUOp = 01 PCWriteCond PCSource = 01 Instruction decode/ register fetch 1 (Op = 'BEQ') 9 ALUSrcA = 0 ALUSrcB = 11 ALUOp = 00 (Op = 'J') Jump completion PCWrite PCSource = 10 3 (Op = 'LW') Memory access (Op = 'SW') 5 Memory access 7 R-type completion MemRead IorD = 1 MemWrite IorD = 1 RegDst = 1 RegWrite MemtoReg = 0 4 Write-back step RegDst = 0 RegWrite MemtoReg =1
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6 4. Si consideri un implementazione del processore MIPS per la quale si utilizza un hardware che richiede i seguenti tempi di esecuzione: - prelievo istruzione e accesso alla memoria dati: 2 ns - ogni altra operazione critica (ALU, decodifica, lettura e scrittura register file): 1 ns Si assuma un carico di lavoro che prevede la seguente distribuzione delle istruzioni MIPS: lw: 20 % sw: 15 % formato-r: 45 % beq: 15 % j: 5 % Si supponga che metà delle istruzioni di Tipo-R e metà delle lw siano seguite da istruzioni che ne utilizzano il risultato; in particolare, il 25% delle istruzioni che seguono lw utilizzano il risultato nello stadio E (ed eventualmente anche in M), il rimanente 25% utilizzano il risultato solo nello stadio M. Il processore utilizza una cache primaria distinta per i dati e le istruzioni, mentre non dispone di cache secondaria. La cache, che in caso di successo consente di accedere all istruzione o al dato in un ciclo di clock, presenta le seguenti caratteristiche: - percentuale di successo (hit rate): 90% sia per le istruzioni sia per i dati - penalità di fallimento (in lettura e in scrittura): 5 cicli di clock Si chiede di confrontare le prestazioni di un implementazione multiciclo e dell usuale implementazione basata su pipeline a 5 stadi (per la quale si possono trascurare le criticità sui salti). L implementazione con pipeline fa uso di un unità di propagazione verso lo stadio E ed una verso lo stadio M. Si mostrino i passaggi principali relativamente alle risposte fornite. [4]
7 5. Si consideri il seguente frammento di codice MIPS: lw sw $t0, 20($t1) $t1, 40($t0) add $s1, $s2, $t0 sub $s1, $t1, $t1 sw $s1, 20($t1) Si consideri l implementazione con pipeline a 5 stadi (F: Fetch, D: Decode, E: Execute, M: Mem, W: Write-Back). Si chiede di: a) individuare in modo preciso tutte le dipendenze tra i dati b) tracciare il diagramma temporale delle istruzioni (indicando esplicitamente le eventuali propagazioni e, per ognuna di esse, quale dato è propagato) in ognuna delle seguenti ipotesi: - non è disponibile alcuna unità di propagazione - è disponibile un unità di propagazione verso lo stadio E - è disponibile un unità di propagazione verso lo stadio E ed una verso lo stadio M. Nei diagrammi, si chiede di indicare il numero di cicli di penalità. [6]
8 6. Con riferimento alla gestione delle operazioni di scrittura nella memoria cache, illustrare la tecnica del write through. Specificare inoltre la funzione ed il ruolo in termini di prestazioni del write buffer. [3]
9 7. La figura seguente riporta uno schema di datapath per l implementazione multiciclo delle istruzioni MIPS di riferimento (lw, sw, beq, j e Tipo-R) comprendente (parte del)la logica di gestione delle eccezioni. Si illustri il ruolo dei registri Cause e EPC. Si completi quindi il datapath con il collegamento dalla ALU all unità di controllo che consente il riconoscimento dell eccezione dovuta alla presenza di overflow nell esecuzione delle istruzioni tipo-r: nel risolvere questo punto, si tenga presente la necessità di non compromettere le prestazioni del processore con un eccessivo allungamento del periodo di clock, facendo le usuali assunzioni sulle unità funzionali critiche. Si indichino quindi le corrispondenti modifiche al diagramma degli stati. Nel caso in cui, con la soluzione proposta, un istruzione affetta da overflow modifichi il proprio registro destinazione, si illustri schematicamente una possibile soluzione per ovviare a questo inconveniente. [6]
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CALCOLATORI ELETTRONICI 30 agosto 2010
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