CPU a singolo ciclo. Lezione 18. Sommario. Architettura degli Elaboratori e delle Reti. Proff. A. Borghese, F. Pedersini

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1 Architettura degli Elaboratori e delle Reti Lezione 8 CPU a singolo ciclo Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano L 8 /33 Sommario! La CPU! Sintesi di una CPU per le istruzioni di tipo R! Sintesi di una CPU per le istruzioni di tipo I (memoria)! Sintesi di una CPU per le istruzioni di tipo I (salti)! CPU che gestisce istruzioni: lw/sw e branch L 8 2/33

2 Obiettivo! Costruzione di una CPU completa " In grado di eseguire: Accesso alla memoria in lettura (lw) o scrittura (sw). Istruzioni logico-matematiche (e.g. add, sub, and...). Istruzioni di salto condizionato (branch) o incondizionato (jump)! Per la sintesi dei circuiti è necessario definire: " Formati di istruzione Formati: R, I, J " Ciclo esecuzione istruzioni L 8 3/33 Architettura delle istruzioni R e I R op rs rt rd shamt funct 6 bit 5 bit 5 bit 5 bit 5 bit 6 bit Ai vari campi sono stati assegnati dei nomi mnemonici:! op: (opcode) identifica il tipo di istruzione! rs: registro contenente il primo operando sorgente! rt: registro contenente il secondo operando sorgente! rd: registro destinazione contenente il risultato! shamt: shift amount (scorrimento)! funct: indica la variante specifica dell operazione! Indirizzo: offset I op rs rt Indirizzo 6 bit 5 bit 5 bit 6 bit L 8 4/33

3 Ciclo di esecuzione di istruzioni MIPS FETCH (prelievo istruzione) Decodifica Esecuzione Lettura / scrittura rite back L 8 5/33 Esecuzione di una istruzione! Dal Program Counter (PC) ottiene l indirizzo dell istruzione. FETCH: preleva l istruzione dalla memoria e la inserisce in IR 2. DECODIFICA: Capisce di che tipo di istruzione si tratta " usa l istruzione stessa per decidere cosa fare esattamente " legge il contenuto dei registri. 3. Da qui le istruzioni si differenziano: " Calcolo: utilizzo dell ALU dopo aver letto i registri: per calcolare l indirizzo in memoria per eseguire un operazione logico-aritmetica per effettuare un test. " Accesso alla memoria " Scrittura del risultato nel register file L 8 6/33

4 Rapporto UC Dati! La CPU è un architettura del tipo: Controllore - Data-path " Fase comune nel ciclo di esecuzione: Fase di fetch, Decodifica (generazione dei segnali di controllo) " Fase specifica: Esecuzione, Accesso memoria, riteback Dal mondo esterno Controllore Eventuali segnali al mondo esterno Eventuali informazioni Segnali di controllo (apertura di porte) Dati Data path Risultati L 8 7/33 I componenti di un architettura! CPU Banco di registri (Register File) ad accesso rapido, in cui memorizzare i dati di utilizzo più frequente. Tempo di accesso circa 0 volte più veloce del tempo di accesso alla memoria principale. Registro Program counter (PC) Contiene l indirizzo dell istruzione corrente. Da aggiornare durante l evoluzione del programma. Registro Instruction Register (IR) Contiene l istruzione in corso di esecuzione. Verrà utilizzato più avanti nelle architetture multi-ciclo. Arithmetic Logic Unit ALU: Unità per l esecuzione delle operazioni aritmetico-logiche. I dati possono provenire da registri oppure direttamente dalla memoria, a seconda delle modalità di indirizzamento previste. Unità aggiuntive per elaborazioni particolari come unità aritmetiche in virgola mobile (Floating Point Unit FPU), ecc.; Unità di controllo. Controlla il flusso e determina le operazioni di ciascun blocco.! MEMORIA L 8 8/33

5 L unità di controllo! Coordina i flussi di informazione (è il cervello della CPU): " selezionando l operazione opportuna delle ALU. " abilitando le vie di comunicazione opportune a seconda dell istruzione in corso di esecuzione. Registri 2 ALU Memoria IR b b 2.. UC Istruzione b M b j Collegamenti bidirezionali tra i dispositivi: n (n-) # non praticabile, non sono neppure necessari! L 8 9/33 Register file! Doppia porta di Lettura " il dato in lettura è sempre disponibile #Reg read Contenuto rite Register File: registri da bit! Contenuto Contenuto 2 " non serve un comando dalla UC! Scrittura: R " Comando esplicito () dalla UC #Reg rite Contenuto L 8 0/33

6 CPU singolo ciclo: temporizzazione CPU singolo ciclo = istruzione in ciclo di clock Indirizzo(t+) "# Indirizzo(t) Indirizzo(t+2) "# Indirizzo(t+) tempo T C > tempo necessario per eseguire il cammino critico L 8 /33 Sommario! La CPU! Sintesi di una CPU per le istruzioni di tipo R! Sintesi di una CPU per le istruzioni di tipo I (memoria)! Sintesi di una CPU per le istruzioni di tipo I (salti)! CPU che gestisce istruzioni: lw/sw e branch L 8 2/33

7 Fase di FETCH! FETCH: " Memorizzare l indirizzo dell istruzione nel PC. " Leggere l istruzione dalla memoria. " Aggiornare l indirizzo in modo che in PC sia contenuto l indirizzo dell istruzione successiva. Indirizzo Indirizzo(t+) "# Memoria Programma Indirizzo(t) Istruzione PC +4 ALU ALUs = Somma PC* L 8 3/33 Circuito della fase di fetch Read R op rs rt rd shamt funct 6 bit 5 bit 5 bit 5 bit 5 bit 6 bit $ ALUs = Somma 8000: add $s, $s2, $s3 8004: sub $s4, $s, $t... Istruzione L 8 4/33

8 Fase di decodifica R op rs rt rd shamt funct 6 bit 5 bit 5 bit 5 bit 5 bit 6 bit ) Leggo l istruzione e genero i segnali di controllo opportuni. 2) Leggo il contenuto dei registri. Unità Controllo Segnali di controllo L 8 5/33 Lettura dei registri R op rs rt rd shamt funct 6 bit 5 bit 5 bit 5 bit 5 bit 6 bit ) Leggo l istruzione e genero i segnali di controllo opportuni. 2) Leggo il contenuto dei registri. #Reg read Contenuto rite Register File: registri da bit Contenuto Contenuto add $s, $s2, $s sub $s4, $s, $t... L 8 6/33

9 Istruzioni di tipo R Tipo (formato) R op rs rt rd shamt funct 6 bit 5 bit 5 bit 5 bit 5 bit 6 bit 8000 add $s, $s2, $s sub $s4, $s, $t... L 8 7/33 Fase di Esecuzione (tipo R)! I dati vengono letti dal Register File e immessi nella ALU " Necessità della doppia porta di uscita del Register File! La ALU viene comandata in modo opportuno (ALU S ) #Reg read Register File: registri da bit Contenuto Contenuto 2 a b 3 %&'( ALUs Zero Risultato Overflow Contenuto rite 8000 add $s, $s2, $s sub $s4, $s, $t... L 8 8/33

10 Fase di rite back (tipo R)! La ALU ha eseguito l operazione (ALU S )! Il risultato viene memorizzato nel register file " comandi rite, #reg_write #Reg read Contenuto rite Register File: registri da bit Contenuto Contenuto 2 a b 3 %&'( ALUs Zero Risultato Overflow 8000 add $s, $s2, $s sub $s4, $s, $t... L 8 9/33 CPU per l esecuzione di un istruzione R Tipo R op rs rt rd shamt funct 6 bit 5 bit 5 bit 5 bit 5 bit 6 bit ALU S #Reg read Contenuto rite Register File: registri da bit Contenuto Contenuto 2 a b 3 ALUs ALUs Zero Risultato Overflow Read ')*+,!-* #.)+/.00. Segnali di controllo L 8 20/33

11 Sommario! La CPU! Sintesi di una CPU per le istruzioni di tipo R! Sintesi di una CPU per le istruzioni di tipo I (memoria)! Sintesi di una CPU per le istruzioni di tipo I (salti)! CPU che gestisce istruzioni: lw/sw e branch L 8 2/33 Istruzioni di tipo I memoria: lw/sw Tipo (formato) I 6 bit 5 bit 5 bit 6 bit op rb rd offset lw $s, 20($s2) L indirizzo di memoria sarà: Base ($s2) Offset = indirizzo: L 8 22/33

12 Fase di esecuzione (tipo I: lw) I op rs rt Offset I 6 bit 5 bit 5 bit 6 bit 6 Estensione segno #Reg read Contenuto rite Register File: registri da bit Contenuto Contenuto 2 <$s2> a b ALUs = Somma 3 Zero Risultato Overflow 20 Not used 8000: lw $s, 20($s2) L 8 23/33 Lettura della memoria: write-back Risultato ALU = Indirizzo MEM <$s2> + 20 Read Memoria Dati Dato #"' #Reg read Contenuto rite Register File: registri da bit Contenuto Contenuto 2 L 8 24/33

13 CPU per l esecuzione di una lw ALUop = Somma 8000 lw $s, 20($s2) 6 ALUs = Somma #Reg read Register File Read Contenu rs = Reg read rt = Reg write Unità Controllo Segnali di controllo Dato R Memoria Dati Indirizzo L 8 25/33 CPU per l esecuzione di una sw ALUop = Somma 8000: sw $s, 20($s2) rs = Reg read rt = Reg read 2 Read #Reg read Unità Controllo Contenuto rite 6 Register File Segnali di controllo Dato da scrivere Memoria Dati rite ALUs = Somma Indirizzo L 8 26/33

14 Sommario! La CPU! Sintesi di una CPU per le istruzioni di tipo R! Sintesi di una CPU per le istruzioni di tipo I (memoria)! Sintesi di una CPU per le istruzioni di tipo I (salti)! CPU che gestisce istruzioni: R, lw/sw, branch L 8 27/33 Istruzioni di tipo I: branch 6 bit 5 bit 5 bit 6 bit op rb rd offset beq $s, $s2, 20 L indirizzo di salto sarà determinato in due passi: A) Calcolo dello spiazzamento in byte: Offset * 4 20: 000 # B) Deteminazione dell indirizzo di salto come: Base (PC) Offset Indirizzo salto ) BRANCH: Determinare se l uguaglianza è vera 2) Calcolare l indirizzo di salto. L 8 28/33

15 Fase di esecuzione della beq ) Estensione dell offset su bit. 2) Moltiplicazione per 4 dell offset. 3) Somma del PC con l estensione del segno. 4) Controllo se il contenuto dei registri è uguale. PC + 4 Offset ALUs Offset 6 Ext Segno Shift Sx 2 ALUs OpCode rs rt Offset L 8 29/33 Circuito di esecuzione: beq ALUs = sub UC L 8 30/33

16 Sommario! La CPU! Sintesi di una CPU per le istruzioni di tipo R! Sintesi di una CPU per le istruzioni di tipo I (memoria)! Sintesi di una CPU per le istruzioni di tipo I (salti)! CPU che gestisce istruzioni: tipo R, lw/sw, branch L 8 3/33 Osservazioni CPU a singolo ciclo: il ciclo di esecuzione di un istruzione si compie in un unico ciclo di clock. Ogni unità funzionale può essere utilizzata sola volta. Duplicazione Memoria: Memoria dati e memoria istruzioni. Triplicazione ALU: 3 ALU: 2 sommatori + general purpose. Introduzione di multiplexer. L 8 /33

17 Schema generale (lw/sw, R, beq) Istruzione [3-26] UC IR L 8 33/33