Una CPU multi-ciclo. Sommario

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1 Una CPU multi-ciclo Prof. lberto orghese Dipartimento di Scienze dell Informazione Università degli Studi di Milano iferimento sul Patterson: Sezione D3 1/30 Sommario I problemi della UC a singolo ciclo di clock Principi ispiratori di una CPU multi-ciclo. Le fasi di fetch e decodifica. Esecuzione multi-ciclo delle istruzioni Esecuzione multi-ciclo delle istruzioni lw/sw. Esecuzione delle istruzioni di salto. nalisi della CPU multi-ciclo. 2/30 1

2 Ciclo di esecuzione di un istruzione Prelievo istruzione (fase di fetch) Decodifica Calcolo Memoria rite ack 3/30 CPU +UC a Ciclo singolo Clk I T > Tempo necessario per eseguire il cammino critico 4/30 2

3 Problemi Duplicazione della Memoria e triplicazione della LU. Tuttavia le unità funzionali sono utilizzate in fasi diverse del ciclo di esecuzione di un istruzione (e.g. Memoria istruzioni in fase di fetch, Memoria dati in fase di Lettura/scrittura). Durata uguale per istruzioni che richiedono tempi molto diversi. Il clock deve essere impostato secondo il cammino critico. 5/30 Esecuzione in un singolo ciclo di clock ssumiamo: memoria (2ns), LU e sommatori (2ns), lettura/scrittura registri (1ns), decodifica (2ns), nessun ritardo, tempi trascurabili per gli altri elementi della CPU, componenti indipendenti possono lavorare in parallelo. Istruzione Memoria istruzioni Lettura registri Decodifica Operazione LU Memoria dati rite back Totale Tipo ns lw ns sw ns 1 3ns beq ns j ns La durata del ciclo di clock deve essere pari al percorso più lungo (cammino critico). Percorso più lungo dovuto ad istruzione di caricamento (lw) 6/30 3

4 Valutazione della prestazione della CPU a singolo ciclo Dipende dal programma. lw sw beq j fp (add) fp (mul) Durata Clock (max) Durata media Durata 9ns 8ns 6ns 4ns 7ns 12ns 20ns Caso I 24% 12% 18% 2% 44% 9ns 7.36ns Caso II 31% 21% 5% 2% 27% 7% 7% 20ns 8.98ns In ogni caso, un implementazione a clock singolo porta ad uno spreco di tempo notevole. 7/30 Come gestire istruzioni di durata diversa? Quando è efficiente l implementazione a singolo ciclo? Clock di durata variabile è una soluzione? Non viene risolto il problema della duplicazione delle unità funzionali. 8/30 4

5 Sommario I problemi della UC a singolo ciclo di clock Principi ispiratori di una CPU multi-ciclo. Le fasi di fetch e decodifica. Esecuzione multi-ciclo delle istruzioni Esecuzione multi-ciclo delle istruzioni lw/sw. Esecuzione multi-ciclo delle istruzioni di salto. nalisi della CPU multi-ciclo. 9/30 Caratteristiche CPU multi-ciclo Spezza l istruzione in più passi, dove ciascun passo impiega lo stesso tempo. Il clock non sincronizza più l intera istruzione ma solamente il singolo passo. Le istruzioni possono essere eseguite in un numero diverso di cicli di clock. Consente di riutilizzare le unità funzionali (in cicli di clock diversi). ichiede l aggiunta di H addizionali (registri di memoria temporanea). Questi devono memorizzare lo stato delle unità funzionali, cioè l informazione che può servire ai passi successivi e che rischia di essere sovrascritta dal riuso dell unità funzionale. L unità di controllo diventa una FSM. 10/30 5

6 Ciclo di esecuzione di un istruzione Prelievo istruzione (fase di fetch) Decodifica Calcolo Memoria rite ack Le istruzioni richiederanno da 3 a 5 cicli di clock 11/30 Valutazione della prestazione della CPU multi-ciclo Dipende dal programma. lw sw beq j fp (add) fp (mul) Durata 10ns 8ns 6ns 4ns 8ns 12ns 20ns Durata Clock (max singolo ciclo) Durata media Caso I 24% 12% 18% 2% 44% 9ns 8.0ns Caso II 31% 21% 5% 2% 27% 7% 7% 20ns 9.56ns questo confronto va aggiunto che la CPU multi-ciclo consente ancora dei risparmi ulteriori nel tempo di esecuzione. 12/30 6

7 Circuito della fase di fetch multi-ciclo 8004 t PC 8000 t PCrite N: Occorre un segnale esplicito per scrivere in un registro (oltre al segnale di clock). Non occorre per la lettura. Memead I op rs rt rd shamt funct 6 bit 5 bit 5 bit 5 bit 5 bit 6 bit add t add t+1 Irite LUop = Somma 8000 add $s1, $s2, $s lw $s1, 20($s2) /30 I op rs rt rd shamt funct 6 bit 5 bit 5 bit 5 bit 5 bit 6 bit Decodifica e lettura dei registri 1) Leggo l istruzione e genero i segnali di controllo opportuni. 2) Leggo il contenuto dei registri. #eg read 1 #eg read 2 #eg write Unità Controllo <$s1> <$s2> Segnali di controllo = f(codop) 8000 add $s1, $s2, $s lw $s1, 20($s2)... 14/30 = Clk = Clk 7

8 Sommario I problemi della UC a singolo ciclo di clock Principi ispiratori di una CPU multi-ciclo. Le fasi di fetch e decodifica. Esecuzione multi-ciclo delle istruzioni Esecuzione multi-ciclo delle istruzioni lw/sw. Esecuzione multi-ciclo delle istruzioni di salto. nalisi della CPU multi-ciclo. 15/30 Fase di calcolo (tipo ) LUop #eg read 1 #eg read 2 #eg write <$s1> <$s2> <$s1> +<$s2> LUOut 8000 add $s1, $s2, $s lw $s1, 20($s2)... 16/30 8

9 I Fase di rite back (tipo ) op rs rt rd shamt funct 6 bit 5 bit 5 bit 5 bit 5 bit 6 bit #eg read 1 #eg read 2 #eg write <$s3> <$s1> <$s2> 8000 add $s1, $s2, $s lw $s1, 20($s2)... LUop Zero <$s1> +<$s2> isultato LUOut Overflow isultato 17/30 Sommario I problemi della UC a singolo ciclo di clock Principi ispiratori di una CPU multi-ciclo. Le fasi di fetch e decodifica. Esecuzione multi-ciclo delle istruzioni Esecuzione multi-ciclo delle istruzioni lw/sw. Esecuzione multi-ciclo dei salti ed analisi della CPU multi-ciclo. 18/30 9

10 I op rs rt Offset I 6 bit 5 bit 5 bit 16 bit Fase di calcolo (tipo I: lw) 16 Estensione 32 segno #eg read 1 #eg read 2 #eg write <$s1> Null LUop = Somma <$s1> lw $s1, 20($s2) LUOut 19/30 Lettura della memoria + write-back Indirizzo = isultato LU Dato Memoria LUOut <$s2> + 20 Dati MD 8004 lw $s1, 20($s2) LUOut = M #eg read 1 #eg read 2 #eg write 20/

11 Fase di calcolo (tipo I: sw) I op rs rt Offset I 6 bit 5 bit 5 bit 16 bit 16 Estensione 32 segno #eg read 1 #eg read 2 #eg write <$s2> <$s1> 20 LUop = Somma <$s2> + 20 LUOut 8008 sw $s1, 20($s2) 21/30 Scrittura nella memoria 8008 sw $s1, 20($s2) Indirizzo = isultato LU Dato Memoria LUOut <$s2> + 20 Dati MD LUOut = M #eg read 1 #eg read 2 #eg write 22/

12 Sommario I problemi della UC a singolo ciclo di clock Principi ispiratori di una CPU multi-ciclo. Le fasi di fetch e decodifica. Esecuzione multi-ciclo delle istruzioni Esecuzione multi-ciclo delle istruzioni lw/sw. Esecuzione multi-ciclo delle istruzioni di salto. nalisi della CPU multi-ciclo. 23/30 CPU + UC a ciclo singolo LUs LUop I 24/

13 Decodifica e lettura dei registri, beq 16 bit Ext 32 bit segno *4 LUout PC PC+4 Memoria Istruzioni II I op rs rt Offset 6 bit 5 bit 5 bit 16 bit #eg read 1 #eg read 2 #eg write Unità Controllo = Clk 1) Leggo l istruzione e genero i segnali di controllo opportuni. 2) Leggo il contenuto dei registri. 3) Pre-Calcolo l indirizzo di salto Segnali di controllo = f(codop) <$s1> <$s2> = Clk 25/30 Fase di calcolo (beq) zero LUop #eg read 1 #eg read 2 #eg write <$s1> <$s2> LUOut <$s1>-<$s2> PC+4+Offset Clk 26/

14 CPU multi-ciclo: i salti PC Offset 00 PCrite PCriteCond 4 PC+4 PCSource PC+4+offset <$s1>-<$s2> Mux sceglie tramite PCSource tra: PCrite, e PC Source sono coordinati Indirizzo ottenuto sommando 4. PCriteCond e PCSource sono coordinati. Indirizzo ottenuto dall LU (beq). Indirizzo ottenuto dal campo offset dell I (jump). 27/30 Sommario I problemi della UC a singolo ciclo di clock Principi ispiratori di una CPU multi-ciclo. Le fasi di fetch e decodifica. Esecuzione multi-ciclo delle istruzioni Esecuzione multi-ciclo delle istruzioni lw/sw. Esecuzione multi-ciclo delle istruzioni di salto. nalisi della CPU multi-ciclo. 28/

15 Confronto delle 2 CPU Due Memorie. Si possono compattare a patto di creare 2 registri. 1 registro istruzione (I) ed un registro dati (MD). 3 LU. Si può utilizzare una unica LU se viene utilizzata in 3 fasi diverse. Fase 1: + 4. Fase 2 Offset + rs (pre-calcolo l indirizzo di salto). Fase 3. Operazione di tipo. 29/30 Sommario I problemi della UC a singolo ciclo di clock Principi ispiratori di una CPU multi-ciclo. Le fasi di fetch e decodifica. Esecuzione multi-ciclo delle istruzioni Esecuzione multi-ciclo delle istruzioni lw/sw. Esecuzione multi-ciclo delle istruzioni di salto. nalisi della CPU multi-ciclo. 30/