CALCOLATORI ELETTRONICI 9 settembre 2011

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1 CALCOLATORI ELETTRONICI 9 settembre 2011 NOME: COGNOME: MATR: Scrivere chiaramente in caratteri maiuscoli a stampa 1. Si implementi per mezzo di porte logiche AND, OR e NOT la funzione combinatoria (a 3 ingressi e una uscita) che ha i seguenti requisiti: - se tutti gli ingressi sono uguali (000 o 111) restituisce 0 - se in ingresso c e un solo 1 (100, 010, 001) restituisce 1 Si dica inoltre se e possibile, sfruttando le condizioni di indifferenza, implementare la funzione utilizzando lo stesso numero di porte AND con soli due ingressi (si giustifichi la risposta). [4]

2 2. Riportare lo schema della macchina sequenziale di Mealy (utilizzando registri e opportune reti combinatorie). Quale differenza c e (a livello dei collegamenti tra unita ) rispetto ad una macchina di Moore? [4] Spiegare perche risulta piu conveniente dal punto di vista delle prestazioni utilizzare per il controllo del processore multiciclo la macchina di Moore. [1]

3 3. Tradurre in linguaggio assembly MIPS il seguente frammento di codice C (si supponga che le variabili temp e i siano mantenute rispettivamente nei registri s0 e s1, l indirizzo del vettore v nel registro s2): [5] temp=0; for(i=0; i<10; i++) if(v[i]<=5) temp= temp+v[i];

4 4. Si considerino, mostrati nelle figure alla pagina seguente, il datapath ed il diagramma a stati finiti che specifica l unità di controllo secondo la tecnica a multiciclo relativamente alle istruzioni MIPS lw, sw, beq, j ed alle istruzioni Tipo-R. Si vuole implementare la nuova istruzione MAX r1, (r2), (r3) che pone nel registro r1 il massimo tra i valori contenuti nelle due locazioni di memoria di indirizzo r2 e r3: r1 max(m[r2], M[r3]) Ricordando i tre formati di codifica delle istruzioni (riportati di seguito) si chiede di: - riportare il formato della nuova istruzione macchina (specificando anche i campi destinati a r1, r2, r3); - riportare, nella corrispondente figura, le modifiche necessarie al datapath; - estendere il diagramma degli stati per implementare la nuova istruzione. [6] Promemoria formati delle istruzioni:

5 2 Memory address computation ALUSrcA = 1 ALUSrcB = 10 ALUOp = 00 Start Instruction fetch 0 MemRead ALUSrcA = 0 IorD = 0 IRWrite ALUSrcB = 01 ALUOp = 00 PCWrite PCSource = 00 6 (Op = 'LW') or (Op = 'SW') Execution ALUSrcA =1 ALUSrcB = 00 ALUOp= 10 8 (Op = R-type) Branch completion ALUSrcA = 1 ALUSrcB = 00 ALUOp = 01 PCWriteCond PCSource = 01 Instruction decode/ register fetch 1 (Op = 'BEQ') 9 ALUSrcA = 0 ALUSrcB = 11 ALUOp = 00 (Op = 'J') Jump completion PCWrite PCSource = 10 3 (Op = 'LW') Memory access (Op = 'SW') 5 Memory access 7 R-type completion MemRead IorD = 1 MemWrite IorD = 1 RegDst = 1 RegWrite MemtoReg = 0 4 Write-back step RegDst = 0 RegWrite MemtoReg =1

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7 5. Si consideri un implementazione del processore MIPS per la quale si utilizza un hardware che richiede i seguenti tempi di esecuzione: - prelievo istruzione e accesso alla memoria dati: 2 ns - ogni altra operazione critica (ALU, decodifica, lettura e scrittura register file): 3 ns Si assuma un carico di lavoro che prevede la seguente distribuzione delle istruzioni MIPS: lw: 30 % sw: 10 % formato-r: 35 % beq: 20 % j: 5 % Si supponga inoltre che: - il 20% delle istruzioni Tipo-R siano seguite da istruzioni che ne utilizzano il risultato; - il 10% delle istruzioni lw siano seguite da istruzioni Tipo-R che ne utilizzano il risultato; - il 5% delle istruzioni lw siano seguite da istruzioni sw o lw che ne utilizzano il risultato solo per il calcolo dell indirizzo; - il 10% delle istruzioni lw siano seguite da istruzioni sw che ne utilizzano il risultato solo per immagazzinarlo in memoria. - il 15% delle istruzioni lw siano seguite da istruzioni sw che ne utilizzano il risultato sia per il calcolo dell indirizzo sia per immagazzinarlo in memoria. - il 3% delle istruzioni lw sono seguite da istruzioni beq che ne utilizzano il risultato (si assuma che il confronto tra gli operandi sia effettuato al terzo stadio della pipeline). Il processore utilizza una cache primaria distinta per i dati e le istruzioni. La cache, che in caso di successo consente di accedere all istruzione o al dato in un ciclo di clock, presenta le seguenti caratteristiche: - percentuale di successo (hit rate): 90% per le istruzioni, 80% per i dati in lettura, 70% per i dati in scrittura - penalità di fallimento: 5 cicli di clock in lettura, 10 cicli di clock in scrittura Si chiede di confrontare le prestazioni delle seguenti 3 implementazioni: - usuale implementazione multiciclo; - usuale implementazione basata su pipeline a 5 stadi (per la quale si possono trascurare le criticità sui salti) che dispone di un unità di propagazione solo verso lo stadio E, mentre non dispone di unita di propagazione verso M; - come il punto precedente ma con disponibilita anche dell unita di propagazione verso M. Si mostrino i passaggi principali relativamente alle risposte fornite. [6]

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9 6. Si consideri il seguente frammento di codice MIPS: add $t1, $t1, $t1 sw lw sw $t2, 40($t1) $t1, 20($t2) $t1, 40($t1) add $t2, $t1, $t2 Si consideri l implementazione con pipeline a 5 stadi (F: Fetch, D: Decode, E: Execute, M: Mem, W: Write-Back). Si chiede di: a) individuare in modo preciso tutte le dipendenze tra i dati b) tracciare il diagramma temporale delle istruzioni (indicando esplicitamente le eventuali propagazioni e, per ognuna di esse, quale dato è propagato) in ognuna delle seguenti ipotesi: - non è disponibile alcuna unità di propagazione - è disponibile un unità di propagazione verso lo stadio E - è disponibile un unità di propagazione verso lo stadio E ed una verso lo stadio M. Nei diagrammi, si chiede di indicare il numero di cicli di penalità. [6]