T10 CONVERTITORI A/D E D/A

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1 T10 CONVERTITORI A/D E D/A T10.1 Esplicitare i seguenti acronimi riguardanti i convertitori A/D e D/A: ADC.. DAC.. LSB.. SAR... S&H.. T10.2 Quanto vale l intervallo di quantizzazione in un ADC a 8 bit con tensione di fondo scala V max =5 V? [a] LSB=5/8. [b] LSB=5/64.. [c] LSB=5/ T10.3 Quale combinazione di codice in uscita corrisponde alla tensione analogica in ingresso V i =1,25 V in un ADC a n=8 bit con V max = 5 V? [a] [b] [c] T10.4 Quale delle seguenti strutture di convertitori A/D è caratterizzata da una maggiore velocità di conversione? [a] ADC flash. [b] ADC half flash. [c] ADC ad approssimazioni successive T10.5 Da quale o quali parametri dipende il tempo di conversione di un ADC ad approssimazioni successive? [a] solo dalla frequenza di clock. [b] solo dal numero di bit di uscita. [c] sia da f ck che da n.. T Nella struttura a flash di un convertitore A/D ad 8 bit, quanti comparatori vengono impiegati? [a] 8. [b] [c] 255.

2 T10.7 In un ADC a 8 bit, quanti comparatori sono necessari se si adotta una struttura half-flash? [a] 4. [b] [c] T10.8 Quanto può valere il tempo di conversione di un tipico ADC flash? [a] 1 ms [b] > 10 µs... [c] < 100 ns. T10.9 Calcolare la massima frequenza di un segnale analogico accettabile da un ADC a 8 bit, privo di circuito S&H, avente un tempo di conversione T s =10µs.... T10.10 Il circuito S&H (Sample and Hold, campiona e mantieni) impiega come elemento di memoria: [a] un condensatore.....] [b] un flip-flop JK... [c] uno registro parallelo T10.11 Dove si può impiegare il circuito S&H? [a] a monte di un ADC.. [b] a valle di un DAC [c] in entrambi i casi. T10.12 Qual è la minima frequenza di campionamento per la conversione A/D di un segnale analogico in banda fonica Hz? [a] 300 Hz.. [b] 3400 Hz [c] 6800 Hz T10.13 La struttura a rete R-2R dei convertitori D/A (con gli interruttori elettronici che collegano i resistori 2R alla massa del circuito o alla massa virtuale dell AO) è caratterizzata da: [a] una elevata risoluzione... [b] un basso tempo di assestamento.. [c] una bassa velocità di risposta..

3 T10.14 I convertitori D/A a moltiplicazione (multiplying DAC) eseguono il prodotto fra: [a] due segnali analogici.. [b] un segnale analogico ed un numero binario... [c] due numeri binari... T10.15 Indicare se le seguenti affermazioni riguardanti i convertitori A/D e D/A sono Vere o False: a) La rapidità di conversione SPS (Samples Per Second) di un ADC coincide con l inverso del tempo di conversione T s. [V]. [F] b) Un convertitore A/D flash a n bit richiede n cicli di clock per generare la combinazione di codice in uscita. [V]. [F]. c) La struttura dei convertitori A/D ad approssimazioni successive comprende anche un convertitore D/A. [F]. d) In un DAC la tensione di uscita è proporzionale al valore numerico espresso dal codice di ingresso. e) In un dac la tensione di uscita può assumere qualunque valore compreso fra 0 e V max. f) L errore di offset di un DAC altera la pendenza della caratteristica di trasferimento.. g) I glitch sono impulsi di breve durata che si producono all uscita di un DAC negli istanti di commutazione del codice di ingresso.. h) Per convertire in digitale un segnale analogico a due componenti armoniche f 1 =1 khz, f 2 =2 khz, è possibile adottare una frequenza di campionamento di 3 khz. [V] [F].

4 Risposte T10.1 ADC = Analog to Digital Converter DAC = Digital to Analog Converter LSB = Least Significant Bit SAR = Successive Approximation Register S&H = Sample and Hold T10.2- [a] Si ha: 1 LSB = V max /2 n = 5/2 8 = 5/256. T10.3 [b] Il codice di uscita esprime in binario il numero di intervalli di quantizzazione contenuti nella tensione d ingresso. Quindi: Vi LSB Vi 2 = V max n 1, = = 64 = ( ) 5 2 T10.4 [a] Il funzionamento in parallelo degli ADC flash consente di ridurre fortemente il tempo di conversione, rispetto ai convertitori ad approssimazioni successive. La variante half-flashi semplifica la struttura, ma aumenta il tempo di conversione. T10.5 [c] La serie di approssimazioni successive impegna n cicli di clock, per cui, detto T s il tempo di conversione e T ck il periodo di clock, si ha: T s =nt ck. T [c] Occorrono tanti comparatori quanti sono i (2 n -1) livelli di tensione prelevati dalla tensione di riferimento mediante il partitore resistivo. Nel nostro caso: (2 8-1) = = 255. T [c] Con due ADC flash a 4 bit ciascuno, il numero di comparatori risulta: 2 (2 4-1) = 30. T [c] Gli ADC flash funzionano secondo il metodo della comparazione diretta o in parallelo, che consente di ottenere una velocità di risposta molto elevata. T Oltre che da T s, la f max dipende dal numero n di bit in uscita. Si applica la (18.4): f 1 2 πt 1 = 124 Hz π10 < n = s T [a] Il circuito S&H costituisce una memoria analogica basata sulla carica di un condensatore alla tensione che si vuole mantenere cotante durante il tempo intercorrente tra due campionamenti successivi. T [c] In un ADC con tensione d ingresso variabile, il circuito S&H evita errori di conversione durante il tempo di conversione T s. In un DAC il circuito S&H evita i glitch (impulsi di breve durata che si sovrappongono all uscita analogica negli istanti di commutazione dell ingresso digitale) durante il tempo di assestamento T a. T [c] Per rispettare il limite di Shannon (18.5), deve essere: f c 2 f max = = 6800 Hz

5 In pratica si adotta una f c = 8 khz. T [b] Il valore di T a può essere molto piccolo perché la circolazione delle correnti rimane praticamente invariata al variare del codice in ingresso, e quindi non si hanno limitazioni dovute a menomi transitori nelle capacità parassite del circuito. T [b] L uscita di un multiplying DAC è proporzionale al prodotto tra la tensione analogica V r applicata all ingresso di riferimento ed il valore decimale della combinazione di codice in ingresso. T10.15 a) [F] Generalmente si ha SPS < 1/ Ts[ s] perché tra due successive conversioni è richiesto un tempo di attesa per il ripristino del circuito. b) [F] Gli A/D flash operano in parallelo, confrontando la V i con 2 n tensioni di soglia. A seguito del confronto un encode genera il codice binario di uscita. c) [V] Gli ADC ad approssimazioni successive sono formati essenzialmente da un registro SAR, un DAC ed un comparatore. d) [V] Fissato il valore di n (numero di bit del codice) e di V r (tensione di riferimento), tra il valore numumerico N della combinazione di codice in ingresso e la tensione analogica in uscita V u sussiste la relazione: V u = Vr 2 N. n e) [F] Per un DAC ad n bit la V u può assumere solo valori multipli di V 2 max 1 LSB = n 1 f) [F] L errore di offset (= tensione costante che si somma alla tensione analogica in uscita) fa spostare parallelamente a se stessa la caratteristica ideale di trasferimento (= insieme discreto di punti allineati su una stessa retta). g) [V] I glitch sono impulsi di breve durata che si producono all uscita dei DAC negli istanti di commutazione del codice d ingresso. h) [F] La frequenza di campionamento non può essere inferiore alla frequenza limite di Shannon: f min =2 f 2 = 6 khz.