Sintesi logica - Constraints Alberto Scandurra

Transcript

1 Sintesi logica - Constraints Alberto Scandurra Physical Layer & Back-End group, On Chip Communication Systems STMicroelectronics Catania, Italy

2 Specifica delle constraints Esistono due modi per specificare le constraint di un design: File SDC (Synopsys Design Constraints) si può leggere un file SDC direttamente in RC dopo l elaborazione del top-level. read_sdc <sdcfilename><.gz> Ricordarsi di controllare sempre eventuali errori generati a seguito della lettura di un file SDC. Encounter RTL Complier Tcl Constraints Usare sempre il comando report timing lint dopo aver definito le constraint per verificarne l esaustivita e la consistenza. 2

3 Definizione del clock Il comando SDC create_clock definisce gli ogetti clock e i dettagli ad essi associati (periodo, forma d onda, ecc.). create_clock -period 1 -name 1GHz [get_ports CLK] Equivalente Encounter RTL Compiler (RC) define_clock period 1000 name 1GHz [find / -port CLK] Si noti la differenza nelle unità di misura: un periodo di 1000 ps in RC equivale a un periodo di 1 ns in DC. IN1 CLK FF1 Output FF2 3

4 Definizione di domìni di clock Quando si definiscono diversi clock in diversi domìni, allora I clock saranno considerati asincroni. (The timing report will show async for the clocks.) Il sintetizzatore piazzerà automaticamente false path funzionali tra i diversi domini di clock. define_clock period name 100MHz domain clocka [find / port clka] define_clock period name 50MHz domain clockb [find / port clkb] Non esiste un equivalente comando SDC per settare diversi domìni di clock. In questo caso occorre specificare esplicitamente i false path tra i diversi domìni. 4

5 Definizione della clock skew Per specificare l incertezza sul clock usare il seguente comando SDC: set_clock_uncertainty -setup 0.08 hold 0.07 [get_clocks CLK1] set_attr clock_setup_uncertainty 80 [find / -clock CLK1] set_attr clock_hold_uncertainty 70 [find / -clock CLK1] CLK1 ideale CLK1 reale Incertezza sul tempo di setup Incertezza sul tempo di hold = 80 ps = 70 ps 5

6 Definizione del tempo di transizione del clock Per definire il tempo di transizione (slew) del clock, usare i seguenti comandi SDC: set_clock_transition rise [get_clocks CLK1] set_clock_transition fall [get_clocks CLK1] set_attr slew {min_rise min_fall max_rise max_fall} [find / -clock CLK_PORT} Esempio set_attribute slew { } [find / -clock CLK1] CLK1 ideale CLK1 reale 38 ps 25 ps 6

7 Modellizzazione della latenza del clock Per definire la latenza del clock in caso di violazioni di setup, usare i seguenti comandi SDC: set_clock_latency late [get_clocks CLK1] set_clock_latency source -late [get_clocks CLK1] Latenza totale = 100 ps Ideale CLK1 Latenza della sorgente =20ps Latenza della net = 80ps CLK1 ideale CLK1 reale Incertezza sul tempo di setup = 80 ps Incertezza sul tempo di hold = 70 ps set_attr clock_network_late_latency {80} [find / -clock CLK1] set_attr clock_source_late_latency {20} [find / -clock CLK1] 7

8 Modellizzazione di clock virtuali Un clock virtuale è un ogetto non associato ad alcuna sorgente di clock del design; per definire un clock virtuale usare il comando SDC: create_clock period 2 name vclock1 define_clock period 2000 name vclock1 Questi clock normalmente si usano per caratterizzare il timing di blocchi combinatori. 8

9 Definizione di driver ideali Il seguente comando SDC specifica quali net sono ideali. set_ideal_net [get_nets clka] set_attr ideal_driver true [find / -port clka] Questo comando opera sul driver di una net ideale. Il sintetizzatore assume che la porta clka piloti la net clka. Combo D Q clk ideale & ideale Clk 9

10 Input delay e output delay I seguenti comandi SDC permettono di settare constraint sulle porte di I/O (ritardi esterni non sono applicabili alle porte di clock). set_input_delay clock clk1 0.2 [all_inputs] set_output_delay clock clk2 0.4 [all_outputs] clk1 t ck->q = 0.1 t comb = 0.1 FF3 clk1 in My Module FF1 FF2 out clk2 t comb = 0.3 t s = 0.1 FF0 Input delay = 0.2 ns External Delay = 0.4 ns external_delay clock clk1 input 200 -name in_con [all_inputs] external_delay clock clk2 output 400 -name out_con [all_outputs] 10

11 Multicycle path Il comando multi_cycle permette di specificare path lunghi (temporalmente) più di un ciclo di clock. Esempio ina clk1 Il design mostrato è un path di 2 cicli. set_multicycle_path setup 2 -from [get_pins FF1/CK] to [get_pins FF2/D] 2 qout D D cicli FF1 CK FF2 multi_cycle capture_shift 2 from [find / pin */FF1/CK] to [find / pin */FF2/D] name mcp1 clk Launching Capturing 11

12 False path Per settare un false path usare il seguente comando SDC: set_false_path setup from [get_ports data_fm_cache] through [get_pins add/bin*] path_disable -from [find /des* -port data_fm_cache] \ -through [find /des* -pin add/bin*] name cache_disable 12

13 Disabilitazione di timing arcs (1) L attributo enable dei timing arc di una libreria può disabilitare i the timing arcs di tutte le istanze di una cella di libreria. Esempio Per rompere il timing arc dal pin di ingresso A al pin di uscita CO della cella ADDFXL, usare il seguente comando SDC: set_disable_timing -from [get_pins [get_lib_cells slow/addfxl] A] -to [get_pins [get_lib_cells slow/addfxl] Z] set_attribute enabled 0 [find /slow/addfxl -libarc A_n92] 13

14 Disabilitazione di timing arcs (2) Per disabilitare o rompere timing arcs di una specifica istanza, usare il comando SDC: set_disable_timing from [get_pins ADDER_F1/A] to [get_pins ADDER_F1/Z] set_attribute disabled_arcs [find /slow/addfxl -libarc A_n92] [find / -instance ADDER_F1] 14

15 Case analysis Il comando set_case_analysis forza un valore costante per una porta o un pin. Il valore specificato non altera la netlist, ma influenza la timing e la power analysis. Esempio set_case_analysis 0 [get_ports TEST_PORT] TEST_PORT=0 set_attr timing_case_logic_value 0 [find / -port TEST_PORT] Il valore per l attributo può essere 1, 0, o no_value. 15

16 Definizione di path delay I path delay possono essere usati per definire un requisito di timing specifico tra due punti. I path delay non sono relativi ad alcun clock, e quindi non cambiano al variare della frequenza di clock. Per definire i path delay, usare il comando SDC set_max_delay. Esempio set_max_delay 5 from [get_ports a] path_delay -delay from [find / -port a] -name override Settare un path delay non e raccomandato a causa della natura asincrona di questa constraint. Questo comando e da usare solo quando strettamente necessario. 16

17 Definizione di priorità sulle constraint Se un path soffisfa due timing exceptions in conflitto tra loro, e se ne vuole usare soltanto una, settare una priorità maggiore per la constraint desiderata usando l attributo user_priority. Esempio set_attr user_priority 5 $my_multi_cycle set_attr user_priority 4 $other_exception Per rimuovere una constraint senza uscire da RC usare il comando rm. Esempio rm $my_multi_cycle 17

18 Definizione delle DRC constraints Constraint Descrizione Tipo max_fanout Massimo fanout (DRC constraint) Attribute max_transition Massima transizione (DRC constraint) Attribute max_capacitance Massima capacità (DRC constraint) Attribute ignore_external_driver_drc Disabilita le DRC che dipendono da driver esterni Attribute ignore_library_drc Disabilita le DRC che dipendono dalla libreria Attribute drc_first Dà priorità alle DRC sulle constraint di timing/area Attribute set_attr ignore_external_driver_drc true[/false] <port> set_attr ignore_library_drc true[/false] <design> set_attr drc_first true[/false] <design> 18

19 Definizione della driver cell Per specificare la drive strength (capacità di pilotaggio) degli ingressi usando la sintassi SDC: set_driving_cell lib_cell INVD1 library WCCOM pin Z [all_inputs] set_attr external_driver [find [find /lib*/wccom -libcell INVD1] -libpin Z] /des*/top/ports_in/* INVD1 Z Design da sintetizzare 19