Macchina di von Neumann

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1 Il processore PD32

2 Macchina di von Neumann Unità di Ingresso Memoria di lavoro Unità di Uscita Unità di Calcolo Unità di Controllo

3 Suddivisione SCA-SCO Unità di Ingresso Memoria di lavoro Unità di Uscita Unità di Calcolo SCA Unità di Controllo SCO Segnali di controllo/condizione Flusso dati

4 Modifica macchina di Von Neumann con CPU Unità di Ingresso Memoria di lavoro Unità di Uscita Unità di Calcolo Unità di Controllo CPU

5 Non dipende dalla macchina HW Dal linguaggio ad alto livello al linguaggio macchina Programma in Linguaggio alto Livello a=b+c Insieme istruzioni che dipendono dalla macchina hw (simboliche) Commenti Riferimenti simbolici Compilatore Programma in Linguaggio Assembly Assemblatore movw b,r1 movw c,r2 addw R2,R1 movw R1,a Insieme Istruzioni della macchina hw Riferimenti indirizzi fisici Programma in Linguaggio Macchina Macchina HW

6 PD32 Processore virtuale dotato di registri da 32 bit Non esiste nella realtà, ma le sue funzionalità sono simulate tramite un programma Nel seguito sarà usato per approfondire alcuni aspetti legati alle architetture dei calcolatori Sistema multiciclo No pipeline, no memoria cache

7 R0,R1... registri ALU, shifter unità di calcolo Collegamenti con memoria e I/O

8 PD32- Sottosistema di Calcolo (SCA) Registri (basati su Flip-Flop D con segnale di Enable) speciali generali Dispositivi di calcolo Shifter ALU (somma e sottrazione) MUX Decodificatori Struttura di interconnessione: BUS

9 Esecuzione dell istruzione L esecuzione dell istruzione prevede tre fasi fetch, decodifica e esecuzione -La decodifica è fatta dal sistema di controllo (SCO); le altre da SCA -SCA utilizza le risorse del processore -La fase di esecuzione di un ciclo istruzione consiste in un numero variabile (dipende dall istruzione) di operazioni elementari (cicli macchina) - Ciascun ciclo esegue un operazione elementare (ad esempio trasferimento di un dato da un registro)

10 Un semplice esempio Consideriamo l istruzione a=a+b, espressa in un linguaggio di alto livello Memorizza nella variabile di nome a, la somma dei valori contenuti nelle variabili di nome a e b Nota: Le variabili sono individuate da un nome simbolico deciso precedentemente nel programma.. a b 15 9 a =a+b a b 24 9 Prima Dopo

11 Un semplice esempio (2) Per eseguire questa istruzione è necessario Stabilire dove sono memorizzati i valori da sommare Stabilire dove va scritto il risultato dell operazione Quale operazione svolgere Nel PD32, gli operandi sono memorizzati nei registri interni alla CPU (registri visibili al programmatore) Il formato dell istruzione è (s può essere B,W,L) ADDs <sorgente><destinazione> Il campo destinazione è un registro che contiene il valore iniziale di un operando e che sarà modificato ADDW R2,R1 #somma R1 con R2 (32 bit) e poni il risultato in R1

12 Esecuzione istruzione Indirizzo PC 100 adds R2,R1 100 PC=Program Counter contatore di programma (memorizza indirizzo dell istruzione in esecuzione).. MEMORIA

13 Istruzione: fase di fetch Indirizzo PC 100 adds R2,R1 100 IR adds R2,R1.. PC=Program Counter IR= Instruction Register (memorizza istruzione in esecuzione) MEMORIA

14 Istruzione: decodifica Indirizzo PC 100 adds R2,R1 100 IR adds R2,R1.. MEMORIA Controllo Decodifica istruzione: predispone i comandi per la sua esecuzione

15 Istruzione: fase di esecuzione Indirizzo PC 100 adds R2,R1 100 IR adds R2,R1.. Controllo Risorse di calcolo MEMORIA Esecuzione dell istruzione (consiste di diversi passi)

16 CPU come interprete La CPU può essere specificato come la ripetizione continua del seguenti passi (Ciclo Istruzione) che interpretano le istruzioni di un programma contenuto in memoria. fetch: (PC)ÆIR incrementa PC esegui istruzione in IR vai al passo fetch La notazione (PC) indica il contenuto della locazione di memoria con indirizzo PC La CPU interpreta le istruzioni che man mano sono presenti nel suo Instruction Register (nota che l esecuzione istr. puo modificare PC) Tale schema è semplificato poiché per interagire con l esterno, o gestire situazioni anomale, tale ciclo deve poter essere interrotto.

17 PD32- BUS interno Usato per il collegamento dei registri interni Operazioni che caratterizzano il bus Ricezione dati i bit presenti sul bus sono memorizzati in un registro Trasmissione dati Il contenuto di un registro è posto sul bus Al più un solo registro può scrivere sul bus segnali di controllo opportunamente generati Il segnale di abilitazione alla scrittura di un registro corrisponde alla ricezione dei dati presenti sul bus in quel momento Il segnale di abilitazione sul buffer three-state permette di trasferire sul bus il contenuto del registro

18 PD32- BUS interno, segnali di controllo Una sola scrittura per volta (controllo mediante Bi) 2n segnali di controllo (n numero dei registri) W R0 W R1 W R 0 R R7 1 R 7 B R0 B R1 B R7 W i =1, leggi dal bus B i =1 scrivi sul bus 32

19 PD32- BUS interno, esempio R1 -> R0 Per eseguire il trasferiemento da R1 ad R0 (simbolicamente (R1)->R0) devono essere affermati solamente i seguenti segnali: B R1 = 1, W R0 = 1 W R0 W R1 W R 0 R R7 1 R 7 B R0 B R1 B R7 32

20 PD32- Banco dei registri Insieme di 8 registri generali indicati da R0 ad R7 Sono controllati mediante Segnali di abilitazione per scrittura del registro (W M ) lettura e conseguente invio sul bus interno del contenuto del registro (R M ) Indirizzo W M R M BUS interno

21 PD32- Banco dei registri Decoder Indirizzo registro W M R M R 0 R 1 R 7 w 0 w 1 w 7 B 0 B 1 B 7 w i =1, scrivi valore sul bus in Ri B i = 1, invia sul bus valore di Ri BUS

22 PD32- esempio: R7 ->BUS Address=111, RM=1 Decoder Indirizzo registro Address W M R M R 0 R 1 R 7 w 0 w 1 w 7 B 0 B 1 B 7 nota: non si può leggere e scrivere contemporaneamente BUS

23 PD32- ALU Esegue le operazioni aritmetiche e logiche dei valori memorizzati in due registri tampone (non visibili al programmatore) Temp1 e Temp2 Il risultato è posto in un registro generale Ri 32 W T1 TEMP1 TEMP2 W T2 B A ALU OpCode (specifica operazione da eseguire)

24 PD32- ALU, esempio: esecuzione addw R2,R1 W M R M 3 Address REGISTRI W T1 TEMP1 TEMP2 W T2 ALU OpCode B A 32

25 PD32- ALU, esempio: esecuzione addw R2,R1 1. R1 -> Temp1 R M =1, Address = 001, W T1 =1 W M R M 3 Address REGISTRI W T1 TEMP1 TEMP2 W T2 ALU OpCode B A 32

26 PD32- ALU, esempio: esecuzione addw R2,R1 1. R1 -> Temp1 R M =1, Address = 001, W T1 = 1 2. R2 -> Temp2 R M =1, Address = 010, W T2 = 1 W M R M 3 Address REGISTRI W T1 TEMP1 TEMP2 W T2 ALU OpCode B A 32

27 PD32- ALU, esempio: esecuzione addw R2,R1 1. R1 -> Temp1 R M =1, Address = 001, W T1 = 1 2. R2 -> Temp2 R M =1, Address = 010, W T2 = 1 3. ALU-OUT(Temp1+Temp2)->R1 W M =1, Address = 001, OpCode = addw, B A =1 W M R M 3 Address REGISTRI W T1 TEMP1 TEMP2 W T2 ALU OpCode B A 32

28 Osservazioni Per l esecuzione dell istruzione (senza considerare la fase di fetch) sono state necessarie 3 operazioni elementari Ogni operazione viene eseguita durante un ciclo di clock In generale il numero di cicli di clock richiesti per completare una istruzione è variabile e dipende dall istruzione. Tale paramentro viene indicato con CPI (Clock per Instruction) La velocità di esecuzione di un programma dipende anche dal numero medio di CPI

29 PD32- Shifter Usato per eseguire operazioni di scorrimento di posizioni, nonché per lo spostamento di dati tra registri interni (i registri tampone non possono scrivere sul bus mentre i segnali di controllo valgono per tutti i registri) 32 W T1 TEMP1 TEMP2 W T2 OpCode ALU SHIFTER OpCode B A B S

30 Shifter (background) Spostamento logico a destra di k posti. bn-i = 0 (per 0 i < k) bi = ai+k (per 1 i n - k) C = ak a.. a a a... a n k+2 k+1 k 1 b b b b b C n n-k+1 n-k 2 1

31 Barrel shifter a n a a a a n-1 n-2 n-3 1 d 1... c c 2 registro 3 log n di controllo... c c 3 log n -1 log n c log n bn b n/2 b 1

32 Schema di una cella Ci d

33 PD32- Status Register Contiene informazioni sull esito dell ultima operazione (ex. zero, overflow). Usato anche come ingresso per alcune operazioni (ex. Salti condizionati) 32 W T1 TEMP1 TEMP2 W T2 OpCodeALU ALU SHIFTER OpCodeSHIFTER B A SR B S B SR

34 Wt1 Wt2 singola linea linee multiple AND R0 AND opcode TEMP1 ALU TEMP2 opcode shifter R1 BA B SR B BS AND AND B SR decoder M U X I R R7 S MUX W IR AND AND PC INC(N=1,2,4) R M W M R PC W PC N.B. non sono evidenziate le variabili di condizione che da SR e IR vanno al SCO

35 PC INC 4 INC 2 INC 1 W PC R PC

36 PD32- Interazione con la memoria La memoria contiene sia i dati che le istruzioni e può essere sia letta che scritta. E necessario quindi: Prelevare istruzioni Leggere dati Scrivere dati E necessario inoltre instradare opportunamente i dati ricevuti dalla memoria verso i registri e viceversa.

37 Memoria: organizzazione logica a a a a Organizzazione logica a vettore di 16 celle di memoria a a a a a a a a a a a a a a a a Un organizzazione a 4 moduli di 16 celle di memoria

38 Memoria RAM RD 1 2 amplificatore di uscita al DB decoder di riga... m matrice m x m bit amplificatore di scrittura CS dal DB m WR decoder di colonna indirizzi dall'ab linea singola linee multiple

39 Memoria comportamento esterno Funzionalmente è caratterizzata dai seguenti segnali Indirizzo della parola da leggere/scrivere MR, affermato se si vuole leggere MW, affermato se si vuole scrivere CS, Abilita l intero modulo (Chip Select) Tempo di accesso Dati n bit Indirizzo valido Dati MR MW CS Indirizzo m bit MR Dato valido

40 Memoria organizzazione in moduli Data BUS (32 bit) d 31 d 24 d 23 d 16 d 15 d 8 d 7 d 0 MR MW MR MW MR MW MR MW CS CS CS CS a 2 a 31 a 2 a 31 a 2 a 31 a 2 a 31 Mb 3 Mb 2 Mb 1 Mb 0 Address BUS (30 bit)

41 Memoria: spazio di indirizzamento Locazione Spazio di indirizzamento del PD32 e monodimensionale e Composto da 2 32 locazioni (byte) Byte (8 bit) Word (16 bit) Longword (32 bit) Locazione FFFFFFFF

42 Memoria: disallineamento a a a a a a a a a a a a a a a a Esempio di memorizzazione di una informazione di quattro byte allineati sullo stesso indirizzo di riga. a a a a a a a a a a a a a a a a Esempio di memorizzazione di una informazione di quattro byte disallineati a a a a a a a a a a a a a a a a Esempio di memorizzazione di una informazione di due byte disallineati

43 Memoria: byte allineati Data BUS (32 bit) d 31 d 24 d 23 d 16 d 15 d 8 d 7 d 0 MR MW MR MW MR MW MR MW CS CS CS CS a 2 a 31 a 2 a 31 a 2 a 31 a 2 a 31 Mb 3 Mb 2 Mb 1 Mb 0 Address BUS (30 bit)

44 Memoria: byte non allineati (1) Data BUS (32 bit) d 31 d 24 d 23 d 16 d 15 d 8 d 7 d 0 MR MW MR MW MR MW MR MW CS CS CS CS a 2 a 31 a 2 a 31 a 2 a 31 a 2 a 31 Mb 3 Mb 2 Mb 1 Mb 0 Address BUS (30 bit)

45 Memoria: byte non allineati (2) Data BUS (32 bit) d 31 d 24 d 23 d 16 d 15 d 8 d 7 d 0 MR MW MR MW MR MW MR MW CS CS CS CS a 2 a 31 a 2 a 31 a 2 a 31 a 2 a 31 Mb 3 Mb 2 Mb 1 Mb 0 Address BUS (30 bit)

46 Memoria: interfaccia del PD32 Registro Memoria Dati (MDR) Registro Indirizzo (MAR) Segnali di Controllo (MR,MW, Mb 3, Mb 2, Mb 1, Mb 0 ) W MDR SCO B MDR Segnali di Controllo MDR MAR dati indirizzi Memoria Di Lavoro Bus interno W MAR

47 Memoria: interfaccia SCA del PD32 Bus Interno del PD32 B MDR M D R W MDR M A R DIR B DB Data Bus Address Bus W MAR B AB SCA del PD32

48 PD32- Interazione con l esterno Ogni fase che comporta l interazione con le unità esterne viene detta ciclo macchina. Ogni ciclo macchina può essere costituito da uno o due cicli di bus; per esempio la lettura di una parola memorizzata su due byte non allineati sullo stesso indirizzo di riga necessita di due accessi in memoria (cioè di due cicli di bus).

49 Interfaccia dispositivi di I/O INTERFACCIA indirizzi Indipendente dal dispositivo Dipendente dal dispositivo segnali di controllo Decoder Registro Device Control segnali di controllo dati dati BUS

50 Dispositivi di I/O: interfaccia del PD32 Registro Dati (I/ODR) Registro Indirizzo (I/OAR) Segnali di Controllo (I/OR,I/OW, Start,.) W MDR SCO B I/ODR Segnali di Controllo I/ODR I/0AR dati indirizzi Dispositivo di I/O Bus interno W MAR

51 I/O: interfaccia SCA del PD32 Bus Interno del PD32 B I/ODR I/O D R W I/ODR I/O A R DIR B I/ODB I/O Data Bus I/O Address Bus W B I/OAR I/OAB SCA del PD32

52 PD32 Interconnesione del PD Memory address bus Memory control bus Memory data bus 8 32 Modulo di memoria Modulo di memoria Interfaccia I/O dispositivo di I/O Interfaccia I/O dispositivo di I/O I/O address bus I/O control bus I/O data bus

53 Sottosistema di controllo (SCO) Data In SCA (SLAVE) Data Out Stato o variabili di condizionamento TASK Variabili Condizionamento esterne SCO (MASTER) Uscite esterne

54 Sottosistema di controllo (SCO) start Decodifica microprogramma relativo alla fase di fetch codice della classe dell' istruzione XXX YYY ZZZ microprogramma relativo alle istruzione la cui classe è XXX microprogramma relativo alle istruzione la cui classe è YYY... microprogramma relativo alle istruzione la cui classe è ZZZ

55 SCO: schema di Mealy variabili di condizione circuito di selezione ROM reg. SEL CK micro ordini codice classe load CK spostamento base reset

56 SCO: schema di Moore load reset codice classe spostamento base ROM micro ordini SEL CK SS1 SS2... SSm multiplexer circuito di selezione variabili di condizione

57 Interazione con la memoria: ciclo di scrittura T1 T2 T3 CLOCK BUS INDIRIZZI indirizzo MWR BUS DATI dato

58 Interazione con la memoria: ciclo di lettura T1 T2 T3 CLOCK BUS INDIRIZZI indirizzo MRD BUS DATI dato

59 Passi elementari per eseguire il Fetch (ipotesi: 4 byte allineati in memoria) 1. PC -> MAR; /* trasferimento del contenuto del PC nel MAR */ W MDR W PC INC 4 W IR PC IR R PC B MDR MDR MAR DIR B DB Data Bus Address Bus Memoria Di Lavoro W MAR B AB

60 Fetch 1. PC -> MAR; /* trasferimento del contenuto del PC nel MAR */ 2. (MAR)->MDR /* trasferimento istruzione da eseguire in MDR*/ W PC W MDR INC 4 PC R PC B MDR MDR DIR B DB Data Bus Memoria Di Lavoro W IR IR MAR Address Bus W MAR B AB

61 Fetch 1. PC -> MAR; /* trasferimento del contenuto del PC nel MAR */ 2. (MAR) -> MDR /* trasferimento istruzione da eseguire in MDR*/ 3. MDR -> IR /* trasferimento istruzione da eseguire nell IR*/ PC+4->PC /* e predisposizione PC per prelievo prossima istruzione*/ W PC W MDR INC 4 PC R PC B MDR MDR DIR B DB Data Bus Memoria Di Lavoro W IR IR MAR Address Bus W MAR B AB

62 Fetch: micro-ordini 1. PC -> MAR; /* trasferimento del contenuto del PC sul MAR */ 1. R PC = 1, W MAR = 1 2. (MAR) -> MDR /* trasferimento istruzione da eseguire in MDR*/ 1. B AB = 1 /* T1 */ 2. B AB = 1, MRD = 1 /* T2 */ 3. B AB = 1, MRD = 1, W MDR = 1 /* T3*/ 3. MDR -> IR /* trasferimento istruzione da eseguire in IR e 1. B MDR = 1, W IR = 1, INC 4 = 1 predisposizione PC per prelievo prossima istruzione*/

63 Ciclo Istruzione - Decode RESET reset fetch1 fetch2 fetch3 fetch4 fetch5 I = ADD IR I = MOV add1 SCO addx add2

64 Esecuzione dell istruzione Nel PD32 la fase di esecuzione di un ciclo istruzione consiste in un numero variabile di cicli macchina dipendente dal numero di accessi in memoria necessari (oltre al fetch) ADDW R1, R2 Entrambi gli operandi sono contenuti in registri interni del PD32 (indirizzamento a registro) 1. PC -> MAR; 2. (MAR) -> MDR 3. MDR -> IR, PC+4->PC 4. R1 -> Temp1 5. R2 -> Temp2 6. OUT_ALU -> R2 ADDW #20h, R2 Uno degli operandi (0x20) è memorizzato nei due byte successivi a quelli contenente l istruzione (indirizzamento immediato) 1. PC -> MAR; 2. (MAR) -> MDR 3. MDR -> IR, PC+4->PC 4. R2 -> Temp1 5. PC -> MAR 6. (MAR) ->MDR 7. MDR -> Temp2, PC+2->PC 8. OUT_ALU -> R2