UNIVERSITÀ DEGLI STUDI DI UDINE. Tesi di Laurea

UNIVERSITÀ DEGLI STUDI DI UDINE Facoltà di Ingegneria Corso di Laurea in Ingegneria Gestionale Indirizzo Elettronico Tesi di Laurea Caratterizzazione di memorie non volatili BipFlash tramite sistema automatico di misura controllato con calcolatore Relatore: Chiar.mo Prof. Ing. Luca Selmi Laureando: Patrick Toffoletti Correlatori: Prof. Ing. David Esseni Ing. Francesco Driussi Anno Accademico 2003-04

Indice Introduzione 1 1 La cella Bipflash 11 1.1 Generazione dei portatori caldi............................ 12 1.1.1 Channel Hot Electron (CHE)......................... 13 1.1.2 Impact Ionization Feedback (IIF) e CHannel Initiated Secondary Electron (CHISEL).................................... 16 1.2 La cella BipFlash.................................... 18 1.2.1 Principio di funzionamento della cella.................... 18 1.2.2 Espressione analitica per l efficienza d iniezione............... 19 1.3 Criteri per l ottimizzazione della cella........................ 21 1.4 Prestazioni previste della cella............................. 24 1.4.1 Simulazioni numeriche dell efficienza d iniezione............... 24 1.4.2 Simulazioni numeriche delle caratteristiche di programmazione...... 25 1.5 Layout della cella e organizzazione a matrice.................... 28 2 Setup automatici di misura e strumenti utilizzati 31 2.1 Strumenti utilizzati................................... 31 2.1.1 Agilent 4156 C - Precision Semiconductor Parameter Analyzer...... 32 2.1.2 Tektronix TDS520B - Oscilloscopio 2Ch, 500MHz, 1GSymbol/s...... 34 2.2 Programmi in IBASIC................................. 35 2.3 Setup per la programmazione............................. 36 2.3.1 Interfaccia GPIB................................ 36 2.3.2 Il programma Lab-04............................. 40 2.3.3 Ambiente di sviluppo utilizzato per la realizzazione di Lab-04....... 40 2.3.4 Applicazioni implementate dal programma Lab-04............. 49 2.3.5 Lab-04. Setup per la caratterizzazione dinamica delle celle BipFlash... 62 3 Misure sperimentali 65 3.1 Dispositivi utilizzati.................................. 65 3.1.1 Lotti e split................................... 67 3.2 Caratterizzazione statica dei dispositivi BipFlash.................. 70 3.2.1 Tensione di soglia V th e trasconduttanza gm delle celle BipFlash..... 70 3.2.2 Gummel plot.................................. 74 3.2.3 Giunzioni.................................... 77 3.2.4 Iniezione..................................... 78 3.2.5 Rapporti Ig/Ie e Ig/Ib in funzione di Vg................... 82 I

3.2.6 Rapporto Ig/Ib in funzione di Ie....................... 84 3.2.7 Tabella riassuntiva wafer funzionanti..................... 86 3.3 Caratterizzazione dinamica delle celle BipFlash................... 87 3.3.1 Curve di programmazione........................... 87 3.3.2 Curve di cancellazione............................. 91 4 Conclusioni e sviluppi futuri 93 A Datasheet degli strumenti 95 A.1 Agilent 4156 C..................................... 95 A.2 Oscilloscopio Tektronix 520 B............................. 96 B Programmi in IBasic 97 B.1 Programma isoglia.txt................................ 97 B.2 Programma vsoglia.txt................................ 102 C Programma Lab-04 105 C.1 File main.c...................................... 105 C.2 File callbacks.h.................................... 107 C.3 File callbacks.c.................................... 123 II

Elenco delle figure 1 Struttura di un transistor MOS a canale n...................... 3 2 Le memorie a semiconduttore............................. 4 3 Struttura di una cella di memoria FLASH...................... 5 4 variazione della tensione di soglia nella Flash.................... 6 5 Struttura di una cella di memoria BIPFLASH.................... 8 1.1 CHE: iniezione di elettroni di canale attraverso l ossido............... 14 1.2 CHE: corrente di gate e di bulk al variare della tensione di gate.......... 14 1.3 CHE: generazione di coppie elettrone-lacuna..................... 15 1.4 CHISEL: iniezione di elettroni terziari attraverso l ossido.............. 17 1.5 Correlazione tra correnti di gate e di substrato, in regime CHE e CHISEL.... 18 1.6 Sezione della cella BipFlash durante la fase di programmazione.......... 19 1.7 Incremento di efficienza della BipFlash........................ 21 1.8 Sezione verticale del transistor equivalente della BipFlash............. 22 1.9 Curva, attorno all emettitore, lungo la quale è stata calcolata la densità di corrente delle lacune.................................. 22 1.10 Simulazioni-BipFlash, corrente di lacune lungo il perimetro dell emettitore.... 23 1.11 Simulazioni-BipFlash, resistenza serie della zona n-, in funzione del drogaggio.. 23 1.12 Transistor pmos parassita nella cella Biplflah.................... 24 1.13 Simulazioni-BipFlash, transistor pmos parassita.................. 24 1.14 Simulazioni-BipFlash, efficienza d iniezione in funzione di V D = V S........ 25 1.15 Simulazioni-BipFlash, efficienza d iniezione in funzione di V F G........... 26 1.16 Simulazioni-BipFlash, correnti di gate e velocità di programmazione....... 26 1.17 Simulazioni-BipFlash, comparazione fra efficienze.................. 27 1.18 Simulazioni-BipFlash, proporzionalità tra corrente di gate e di bulk........ 27 1.19 Simulazioni-BipFlash, Curve di programmazione, I E = 10 µa, V D = 2, 5 V e V B = 0 V........................................ 28 1.20 Simulazioni-BipFlash, Curve di programmazione, I E = 10 µa, V D = 3, 0 V e V B = 2, 0 V....................................... 29 1.21 Simulazioni-BipFlash, Curve di programmazione, I E = 10 µa, V D = 3, 3 V e V B = 0 V........................................ 29 1.22 Layout della cella di memoria della BipFlash..................... 30 1.23 Organizzazione a matrice delle celle BipFlash.................... 30 2.1 Foto della probe station, manipolatore e delle micropunte............. 32 2.2 Foto dello strumento Agilent 4156 C......................... 33 2.3 Setup per la determinazione delle caratteristiche dinamiche............. 36 III

2.4 Bit dell indirizzo GPIB................................. 37 2.5 Ambiente di lavoro del programma Glade...................... 43 2.6 Ambiente di lavoro dl programma Anjuta...................... 44 2.7 Glade: widget, signal, callback............................ 45 2.8 Anjuta: wizard relativo alla configurazione del progetto.............. 46 2.9 Collegamento del driver NI488.2 al programma Lab-04............... 47 2.10 Lab-04. Menù principale del programma....................... 49 2.11 Lab-04. Menù per l invio diretto di comandi..................... 50 2.12 Lab-04. Menù Oscilloscopio TDS 520 B....................... 51 2.13 Lab-04. Menù principale dell Agilent 4156C..................... 52 2.14 Lab-04. Funzionalità d aiuto tramite il widget tooltip................ 54 2.15 Lab-04. Menù di gestione della coda degli errori per l Agilent 4156C....... 55 2.16 Lab-04. Finestra avviso misurazione per l Agilent 4156C.............. 55 2.17 Lab-04. Menù Spreadsheet per l Agilent 4156C................... 56 2.18 Lab-04. Menù Channel Definition per l Agilent 4156C............... 57 2.19 Lab-04. Menù User Function and Variables per l Agilent 4156C.......... 57 2.20 Lab-04. Menù Sweep Setup per l Agilent 4156C................... 58 2.21 Lab-04. Menù Measure Setup and Output Setup per l Agilent 4156C....... 58 2.22 Lab-04. Menù Analysis Setup per l Agilent 4156C................. 59 2.23 Lab-04. Menù Display Setup per l Agilent 4156C.................. 59 2.24 Lab-04. Menù Stress per l Agilent 4156C - configurazione per la programmazione 60 2.25 Lab-04. Menù Stress per l Agilent 4156C - configurazione per la cancellazione.. 61 2.26 Lab-04: finestra relativa al menù che consente la gestione di diverse sessioni di misura finalizzate alla caratterizzazione dinamica delle celle BipFlash....... 64 3.1 Foto di wafer e particolare del die........................... 65 3.2 Foto di wafer, die, teg e dispositivi BipFlash..................... 66 3.3 Distribuzione delle locazioni (die) all interno del wafer............... 67 3.4 Layout dei pad delle teg................................ 68 3.5 Caratt. statica: Tensione di soglia V th e trasconduttanza gm in funzione della tensione di substrato.................................. 71 3.6 Caratt. statica: Tensione di soglia V th e trasconduttanza gm in funzione del livello di drogaggio di canale.............................. 72 3.7 Caratt. statica: Variazione della tensione di soglia provocata dall effetto body.. 73 3.8 Caratt. statica: Gummel plot Wafer W3, primo lotto................ 75 3.9 Caratt. statica: Gummel plot Wafer V3, secondo lotto............... 76 3.10 Caratt. statica: Gummel plot Wafer V6, con diffusione HALO, secondo lotto.. 76 3.11 Caratt. statica: Giunzioni SB, DB, secondo lotto.................. 77 3.12 Meccanismo di iniezione da band to band tunneling: BBISHE........... 78 3.13 Caratt. statica: Iniezione, I G, I B in funzione di V G per V B = 3V, primo lotto, wafer W3: basso drogaggio di canale......................... 79 3.14 Caratt. statica: Iniezione, I G, I B in funzione di V G per V B = 4V, wafer W3, primo lotto....................................... 80 3.15 Caratt. statica: Iniezione, I G, I B in funzione di V G per V B = 5V, wafer W3, primo lotto....................................... 80 3.16 Caratt. statica: Iniezione, I G, I B in funzione di V G per V B = 4V, secondo lotto, wafer V3: basso drogaggio di canale...................... 81 IV

3.17 Caratt. statica: Iniezione, I G, I B in funzione di V G per V B = 5V, wafer V3, secondo lotto...................................... 81 3.18 Caratt. statica: Iniezione, I G, I B in funzione di V G per V B = 5V, primo lotto, wafer W12: medio drogaggio di canale........................ 82 3.19 Caratt. statica: Efficienza, I G /I B in funzione di V G per V B = 5V, V3: secondo lotto........................................... 83 3.20 Caratt. statica: Efficienza, I G /I E in funzione di V G per V B = 5V, V3: secondo lotto........................................... 83 3.21 Caratt. statica: Efficienza, I G /I B in funzione di I E, V6: secondo lotto...... 84 3.22 Caratt. statica: Efficienza, I G /I B in funzione di I E, W3: primo lotto....... 85 3.23 Caratt. statica: Efficienza, I G /I B in funzione di I E, W12: primo lotto...... 85 3.24 Diagramma della temporizzazione degli impulsi di programmazione........ 88 3.25 Programmazione della cella BipFlash......................... 88 3.26 Caratt. dinamica: Curve di programmazione di celle del wafer W20 - primo lotto 89 3.27 Caratt. dinamica: Curve di programmazione di celle del wafer W3 - primo lotto 89 3.28 Curve di programmazione di celle del wafer V3 - secondo lotto.......... 90 3.29 Tunneling Fowler-Nordheim............................... 91 3.30 Cancellazione per FN della cella BipFlash...................... 92 3.31 Curve di cancellazione di celle di wafer del primo e del secondo lotto....... 92 V

VI

Introduzione Negli ultimi cinquant anni la microelettronica, o elettronica dei semiconduttori, è stata caratterizzata da enormi innovazioni in termini di prodotto e di tecnologia di processo. La continua ricerca in termini di nuove soluzioni tecnologiche e di processi produttivi più efficienti ha portato all introduzione di nuovi dispositivi elettronici in grado di poter essere utilizzati in un sempre maggior numero di applicazioni. Inoltre la nascita di tecnologie in grado di poter essere utilizzate in molteplici settori ha determinato un aumento sia del numero dei potenziali fruitori che del numero di aziende interessate allo sviluppo di tali tecnologie. Negli ultimi anni la ricerca si è indirizzata verso dispositivi sempre più miniaturizzati e più veloci, oltre che in grado di ridurre il consumo di energia; tutto ciò ha permesso la realizzazione di circuiti integrati (IC) con un numero crescente di transistor per unità d area ed in grado di realizzare funzioni via via sempre più complesse. L aumento delle prestazioni assolute dei dispositivi realizzati (dimensioni, velocità, consumi) è stata così regolare negli anni che già nel 1975 Gordon E. Moore propose la sua omonima legge, dopo aver osservato che il numero di transistor per circuito integrato era aumentato, dalla data della loro invenzione, di un fattore due ogni anno su un arco temporale di 16 anni [1]. L iniziale analisi di Moore aveva indicato, quali fattori concorrenti allo sviluppo esponenziale della complessità 1, l aumento dell area del chip, la riduzione delle dimensioni delle strutture elementari che componevano i circuiti integrati, il miglioramento della capacità di progettare i dispositivi (fossero essi transistori bipolari o di tipo MOS) e la realizzazione di circuiti più efficienti. Moore stesso riconosceva che alcuni di questi fattori avrebbero avuto negli anni seguenti un impatto limitato e quindi l evoluzione ulteriore sarebbe dipesa essenzialmente dal solo ridursi delle dimensioni critiche, rallentando, di conseguenza, il suo ritmo. L analisi è stata sostanzialmente confermata dagli sviluppi successivi: l area del chip è aumentata di un fattore quattro dal 1965 al 1975, grazie a un generale miglioramento della qualità dei materiali, ma è poi stata limitata dalla necessità di garantire un costo accettabile dei prodotti (il costo per unità d area dei circuiti integrati, espresso in dollari/cm 2, è rimasto sostanzialmente stabile nel tempo); la dimensione lineare minima definita sulle strutture MOS si è ridotta di un fattore tre ogni dieci anni ed ha fornito il contributo principale; il miglioramento nella capacità di progettare dispositivi complessi si è concentrato essenzialmente sul tempo di progettazione, con l introduzione di tecniche automatizzate (librerie di funzioni logiche, sintesi logica), a scapito della densità dei circuiti; 1 La complessità è rappresentata dal numero di componenti necessari alla realizzazione di una funzione all interno di un circuito integrato. 1

nel caso delle memorie, tecniche di auto-allineamento e di sviluppo tridimensionale dei dispositivi hanno permesso di ridurre ulteriormente l ingombro. Tabella 1: La legge di Moore. Legge di Moore nel 2004 Area IC 1,5x ogni 3 anni 6,5 cm 2 Dimensione minima -30% ogni 3 anni 0,13 µm Transistor/IC 2x ogni 1,5 anni 4 Gb Dram Frequenza di CK 1,5 ogni 3 anni 1 GHz micro Costo/transisitor -50% ogni 3 anni 0,01 cent Costi fabbricazione 2,3x ogni 3 anni 8 Bil $ Di conseguenza comprendere le cause di uno sviluppo quasi esponenziale non è difficile. L elemento base su cui si è fondata la rivoluzione della microelettronica e che costituisce la maggior parte dei circuiti integrati, è il transistor MOSFET 2 il quale si basa sulla tecnologia MOS. I principali fattori che hanno permesso alla tecnologia MOS di avere un enorme successo sono: la semplicità della struttura; la scalabilità intrinseca del transistor, che ha reso possibile l aumento della complessità senza richiedere innovazioni significative della struttura base del dispositivo; la possibilità, grazie all architettura CMOS 3, di realizzare circuiti integrati che dissipano solo durante il funzionamento e non in quiescenza, con evidenti risparmi di energia. In termini elementari, la scalabilità consiste nel fatto che, se un transistor di certe dimensioni funziona, è possibile costruirne uno di dimensioni ridotte e funzionante allo stesso modo scalando opportunamente le sue dimensioni fisiche. Lo scaling [2] dei dispositivi è motivato dal presupposto che un transistore più piccolo è in grado di offrire prestazioni migliori rispetto ad uno più grande in termini di velocità, consumo, affidabilità e spazio occupato, nonché del costo del circuito elettronico che si andrà a costruire. Essendo il MOSFET la struttura base dell elettronica digitale è opportuno sin d ora descriverne a grandi linee il funzionamento. Come illustrato in Fig. 1, il transistor MOSFET (nel caso specifico un nmosfet) è composto da quattro elettrodi; due, il source ed il drain sono realizzati attraverso due tasche fortemente drogate di tipo n 4, ricavate tramite diffusione o impiantazione ionica, su un substrato di silicio monocristallino drogato di tipo p. Le zone di source e drain sono in contatto ohmico con le relative metallizzazioni, per cui è possibile stabilire una differenza di potenziale tra queste ultime e il substrato (detto anche body o bulk). Il terzo elettrodo, il gate, ricopre il substrato di tipo p, da cui è separato tramite un sottile 2 MOSFET: Metal Oxide Semiconductor Field Effect Transistor 3 CMOS: Complementary MOS 4 Il drogaggio (iniezione di impurità con caratteristiche elettriche opportune) permette di alterare le proprietà elettriche dei materiali semiconduttori. Un semiconduttore si definisce di tipo n quando il drogaggio fornisce caratteristiche conduttive dovute alla presenza di cariche negative (elettroni) libere; di tipo p quando il drogaggio fornisce caratteristiche conduttive equivalenti alla presenza di cariche positive (chiamate lacune) libere; n+ (p+) rappresentano semiconduttori di tipo n (p) molto drogati percui le loro caratteristiche elettriche si avvicinano a quelle dei metalli. 2

LG V S V G V D Gate SiO 2 Ossido - SiO 2 SiO 2 canale Source Drain n+ x n+ W S Xj t ox WD y Leff p Substrato ( Bulk) V B Figura 1: Sezione verticale di un transistor MOS a canale n strato isolante (tipicamente ossido di silicio), ed è costruito in modo da sovrastare la zona di substrato che separa il source dal drain (detta zona di canale). Il gate può essere di metallo (ad es. alluminio) oppure, come nella maggior parte dei casi, di silicio policristallino molto drogato (detto poly). Variando la tensione del gate (V G ) è possibile richiamare portatori minoritari all interfaccia ossido-semiconduttore e quindi creare un canale conduttivo tra source e drain che altrimenti risulterebbero isolati tra di loro. Variando V G è possibile modulare la conducibilità del suddetto canale. Se il substrato è di tipo p i portatori minoritari sono gli elettroni e si crea dunque un canale di tipo n, da cui la denominazione nmosfet. Alzando dunque la tensione di gate al di sopra di un valore limite detto tensione di soglia gli elettroni vengono attirati alla superficie formando il canale tra source e drain, tra i quali può quindi fluire una corrente elettrica in presenza di una tensione tra i due elettrodi. La struttura caratteristica di un MOSFET è rappresentata in Fig. 1: L G è la lunghezza di gate, L eff è la lunghezza effettiva del canale, t ox è lo spessore dell ossido di gate, x j è la profondità di giunzione e W s e W d sono gli spessori delle zone svuotate (zone prive di portatori liberi), rispettivamente di source e di drain. Se da un lato la progettazione di transistor sempre più piccoli porta a innegabili vantaggi in termini di densità di integrazione, velocità e bassi consumi, dall altro enfatizza problematiche connesse alla realizzazione pratica; infatti le lunghezze d onda dei raggi ultravioletti impiegati nei processi litografici utilizzati nella definizione della struttura MOSFET diventano confrontabili con le dimensioni caratteristiche del transistor e generano problemi nella definizione stessa. Inoltre la riduzione delle dimensioni influisce anche sull affidabilità del dispositivo, in quanto l impossibilità di ridurre le tensioni d esercizio di un fattore uguale alla riduzione delle dimensioni geometriche (come vorrebbe la teoria dello scaling a campo costante) portano all aumento dei campi elettrici e all insorgere di un insieme di problemi che prendono il nome di effetti di 3

canale corto (SCE 5 ); tra questi possiamo citare il punch-through 6 ed il DIBL 7. Tali effetti vengono ridotti aumentando il drogaggio del substrato (si riducono gli spessori delle zone svuotate) e diminuendo lo spessore dell ossido t ox e le profondità di giunzione x j. L aumento dei drogaggi però induce un aumento dei campi elettrici all interno della struttura, che risultano problematici dal punto di vista dell affidabilità del dispositivo a causa di quelli che vengono chiamati effetti di portatori caldi (HCE 8 ). I due principali effetti del riscaldamento dei portatori (elettroni e lacune acquistano molta energia) sono l intrappolamento di carica nell ossido, con un conseguente aumento della tensione di soglia e una diminuzione della trasconduttanza dovuta alla saturazione della velocità dei portatori di carica e danneggiamento dell interfaccia tra ossido e silicio. L aumento del campo elettrico può essere contrastato riducendo il gradiente di concentrazione di drogante nel passaggio da drain a canale (LDD 9 ). Una categoria di dispositivi la cui evoluzione è stata fondamentale per tutte le applicazioni Memorie a semiconduttore Memorie Volatili Memorie Non Volatili SRAM DRAM ROM EPROM OTP EEPROM FLASH Figura 2: Memorie a semiconduttore - tecnologia CMOS portatili (cellulari, PC portatili, etc.) sono le memorie non volatili (NVM 10 ), elementi capaci di mantenere un dato memorizzato per molto tempo anche in assenza di alimentazione del componente. Inoltre le performance raggiunte, negli ultimi anni, in termini di densità, velocità, affidabilità e costi, hanno permesso alle NVM di occupare nuovi segmenti di mercato e di poter competere nel settore dei supporti magnetici ove è richiesto un basso consumo ed una elevata robustezza 5 SCE: Short Channel Effects 6 Le zone svuotate di drain e di source si avvicinano sino a toccarsi 7 DIBL: Drain Induced Barrier Lowering. Un incremento della tensione di drain determina una riduzione della barriera di potenziale source-canale, provocando un incremento della corrente di drain; l effetto può essere modellato come una riduzione della tensione di soglia V th causato dall aumento della tensione di drain V ds. 8 HCE: Hot Carrier Effects 9 LDD: Lightly doped drain 10 NVM: Not Volatile Memory 4

meccanica. Un primo gruppo di memorie non volatili (Fig. 2) è costituito dalle EPROM 11 in cui la cancellazione avviene tramite irraggiamento UV dell intero chip montato in un package dotato di una finestrella di quarzo ed il meccanismo di programmazione invece risulta essere selettivo. I costi e, soprattutto, la mancanza di flessibilità rendono obsoleto questo tipo di memoria. Nelle EEPROM 12, invece è possibile scrivere e cancellare in modo selettivo una singola cella (o un byte di celle). Purtroppo l utilizzo di due transistor per cella (selezione e memorizzazione), con conseguente calo di densità, relegano le EEPROM ad essere usate solo per specifici utilizzi. V S V G V D Control Gate PolySi n + Ossido interpoly - ONO Floating Gate PolySi n + SiO 2 Ossido di tunnel - SiO 2 SiO 2 canale Source Drain n + n + p Substrato ( Bulk) V B Figura 3: Sezione verticale di una cella di memoria FLASH a gate flottante La tipologia di NVM che in assoluto rappresenta il miglior compromesso in termini di prestazioni è quella delle memorie FLASH. caratteristiche quali le ridotte dimensioni della cella, la semplicità della struttura, l alimentazione singola, la programmazione a singolo bit e la cancellazione veloce a blocchi, permettono di creare settori di memoria ad alta densità, particolarmente adatti ad essere integrati in sistemi logici (es. NVM embedded 13 ). Le applicazioni delle memorie FLASH sono principalmente due: 1. l integrazione in sistemi logici, principalmente microprocessori. Possibili utilizzi: software aggiornabili (es. firmware), memorizzazione di codici d identificazione (SN, PIN, etc.), smart card, riconfigurazioni del sistema on the fly. 2. la creazione di memorie di massa di stato solido (ad es. banchi di memoria, o dispositivi standalone quali hard disk allo stato solido). Vantaggi: portabilità, piccole dimensioni, consumo ridotto, nessun componente mobile e quindi maggiore robustezza. 11 EPROM: Electrically Programmable Read Only Memory 12 EPROM: Erasable Electrically Programmable Read Only Memory 13 Con NVM embedded ci si riferisce ad un circuito integrato che contiene un microcontrollore o un microprocessore e una memoria non volatile di tipo FLASH, EPROM, o EEPROM 5

Le FLASH combinano la capacità di ritenzione delle ROM con il tempo d accesso delle DRAM, permettendo così l esecuzione diretta di microcodici. Interessanti applicazioni si trovano nella gestione dei personal computer o nella telefonia dove i programmi possono essere memorizzati in flash chip, e quindi eseguiti direttamente, senza la necessità di dover essere continuamente caricati/scaricati. Le memorie FLASH standard attualmente in commercio sono quelle a gate flottante con architettura NOR (Fig. 3). Esse sono costituite da un transistor MOSFET in cui sono presenti due metallizzazioni di gate, una superiore contattata ed una isolata posta tra la prima e l ossido che sovrasta il canale; questa seconda metallizzazione, che prende il nome di floating gate, è separata dalla prima attraverso un altro strato di ossido isolante e può schermare gli effetti sul canale della prima metallizzazione, chiamata control gate. La capacità di mantenere un dato è dovuto al fatto che, se nel floating gate viene introdotta della carica, essa vi rimane facendo traslare la soglia del transistor visibile dal control gate (Fig. 4). CG FG e- I D NEUTRO CARICO 1 0 V = - Q /C T FG PP V T0 V read V T V CG Figura 4: Tensione di soglia in una cella Flash programmata ed in una cancella. Applicando al gate la tensione di lettura (V read ), il valore della corrente di drain discrimina tra stato 1 e stato 0. Esistono diverse soluzioni per trasferire la carica nel e dal floating gate; il problema è fare in modo che la carica passi attraverso la barriera di energia creata dallo strato di materiale isolante, evitando di danneggiare o alterare la struttura del reticolo dell ossido. Allo stato dell arte le memorie FLASH di uso più comune sono: cancellate per effetto tunnel (FN 14 ); programmate per CHE 15 ). Il CHE ( 1.1.1)[3] è un meccanismo di iniezione di elettroni verso il gate, che utilizza il riscaldamento dei portatori di canale. Applicando una differenza di potenziale tra drain e source gli 14 FN: Fowler-Nordheim. Indica il passaggio, mediante fenomeni quantistici di tunneling, di cariche elettriche attraverso una barriera di potenziale (generalmente creata dall ossido). 15 CHE: Channel Hot Electron 6

elettroni vengono accelerati (scaldati) dal campo longitudinale in tal modo viene loro fornita un energia sufficiente al superamento della barriera tra substrato ed ossido (3,15 ev); il campo verticale contribuisce ad iniettare la carica nel floating gate attraverso il sottile strato di ossido. La scalabilità, a tensioni di alimentazione di 3,3 V o inferiori, è resa difficile dal drammatico calo di efficienza di iniezione, che si verifica quando la tensione applicata al drain scende al di sotto di quella corrispondente all energia di barriera tra silicio ed ossido. Nelle FLASH moderne, aventi tecnologie aggiornate, l efficienza (definita come rapporto tra la corrente utile per la programmazione e la corrente massima nel dispositivo) raggiunge, per una tipica cella di tecnologia 0, 3 µm polarizzata con V DS = 4, 5 V, solo valori prossimi a η = (1 4) 10 5. La necessità di avere tensioni elevate al drain porta a dover realizzare opportune circuiti a pompa di carica in grado di fornire tensioni maggiori di quelle dell alimentazione. Queste tecniche circuitali, oltre allo svantaggio in termini di area occupata, pongono un limite massimo alla corrente che può essere assorbita dal drain. Se ne deduce che bassi valori di corrente di drain (I D ) ed alti valori d efficienza d iniezione 16 [4] sono importanti figure di merito per la cella di memoria. Recentemente, per aumentare l efficienza d iniezione è stato proposto l utilizzo di un meccanismo d iniezione detto CHISEL 17 [5][6] che viene attivato dall applicazione di una tensione di substrato durante l operazione di scrittura. Nel CHISEL l iniezione di elettroni caldi attraverso l interfaccia ossido-silicio è dovuta a portatori terziari. Il campo elettrico laterale lungo il canale accelera gli elettroni, i quali, una volta acquisita un energia maggiore di 1,6 ev, possono generare per ionizzazione da impatto (II 18 ) coppie elettrone-lacuna. Le lacune prodotte vengono attirate verso il bulk ed acquistano, grazie al campo verticale generato dalla tensione di bulk, sufficiente energia per poter generare un ulteriore coppia elettrone-lacuna (IIF 19 ). Questi elettroni generati in profondità nel bulk, detti anche elettroni terziari, vengono accelerati dal campo elettrico verticale verso l interfaccia e possono essere in grado di superare la barriera energetica tra ossido e silicio. L iniezione di elettroni terziari, se incentivata dall applicazione di una tensione negativa al substrato, può arrivare a dominare completamente il processo di iniezione [7] [8]. Dunque nel CHISEL il processo di iniezione è il frutto di tre processi distinti in cascata: 1) la generazione delle lacune secondarie per II da parte degli elettroni di canale. 2) la generazione degli elettroni terziari (IIF) in profondità nel substrato della cella da parte delle lacune in moto verso il substrato. 3) il riscaldamento degli elettroni terziari in moto verso l interfaccia e loro iniezione nel gate attraverso l ossido di tunnel. Ognuno di questi processi ha un efficienza che influisce sull efficienza totale del meccanismo di CHISEL. In passato sono state proposte diverse soluzioni alternative di celle in cui, per aumentare l efficienza, si utilizza l iniezione di elettroni caldi da substrato. Queste tecniche si basano sull integrazione di opportuni iniettori di elettroni nel substrato e sulla raccolta di tali portatori all interno della regione svuotata sotto il gate della cella. Questi iniettori possono essere realizzati o tramite diffusioni sepolte o tramite transistori bipolari laterali. 16 Per una FLASH a gate flottante con architettura NOR, l efficienza d iniezione tramite CHE è definita come η = [I G /I D ] 17 CHISEL: CHannel Initiated Substrate ELectron 18 II: Impact Ionization 19 IIF: Impact Ionization Feedback 7

Tuttavia queste soluzioni presentano uno o più dei seguenti svantaggi: la regione svuotata sotto il gate raccoglie in modo poco efficiente i portatori iniettati, in quanto molti di essi vengono raccolti direttamente dalle regioni di source e di drain; l efficienza cala con lo scaling del transistore, in quanto l area del source e del drain diventa una frazione percentualmente più rilevante dell area totale del dispositivo; il processo d iniezione è poco o punto selettivo. Un nuovo tipo di cella NVM con architettura NOR avente alta efficienza d iniezione è la BipFlash 20. L idea di base è quella di implementare un meccanismo che, diminuendo da tre a due i processi elementari necessari per l iniezione di elettroni, consenta di ottenere, a parità di tecnologia e tensioni acceleranti, un efficienza d iniezione molto superiore a quella del CHISEL, mantenendo al tempo stesso la selettività dell operazione di scrittura. V S V G V EM V D Control Gate PolySi n + Ossido interpoly - ONO Floating Gate PolySi n + I EM I D SiO 2 Ossido di tunnel - SiO 2 SiO 2 Source n+ canale P B (M -1) p n- p+ n+ Drain p Substrato ( Bulk) V B I B Figura 5: Sezione verticale della cella di memoria BipFlash Come illustrato in Fig. 5, alla classica cella FLASH sono state aggiunte due diffusioni che hanno permesso di ricavare un transistore bipolare PNP all interno della struttura: una diffusione di tipo n (base) è posta in contatto lateralmente alla la regione di drain, ed un altra, molto sottile e di tipo p+ (emettitore), è ricavata all interno della stessa regione. L operazione di scrittura della BipFlash avviene polarizzando la giunzione p+/n in diretta. Le lacune provenienti dall emettitore, dopo aver evitato la ricombinazione in base, vengono accelerate verso il collettore e generano per II elettroni secondari nella regione di carica spaziale associata alla giunzione tra regione n e substrato. Gli elettroni secondari vengono a loro volta accelerati verso l interfaccia e alcuni di essi possono arrivare al gate con un meccanismo di iniezione simile al CHISEL. Nella cella BipFlash l inefficiente generazione di lacune da parte degli elettroni di canale (II) viene quindi sostituita quindi da un iniezione diretta delle lacune nella regione d interesse. In questo modo non vi è più la necessità di una corrente di canale durante l operazione di programmazione, essendo sufficiente mantenere il source e il drain allo stesso potenziale. Con 20 BipFlash: Bipolar Flash 8

una tensione di floating gate maggiore di quella della base si otterrà un elevato valore d iniezione di elettroni secondari. Maggiori informazioni a riguardo della struttura, del funzionamento, dei criteri per l ottimizzazione e delle prestazioni previste della cella BipFlash verranno fornite nel capitolo 1. Si anticipa solamente che l efficienza della cella si stima essere due ordini di grandezza superiore a quella ottenibile dall iniezione CHISEL. Il vantaggio in termini di efficienza in scrittura può essere utilizzato per ottenere basse tensioni di alimentazione, bassi consumi o minori tempi di programmazione. Scopo del presente lavoro è quello di indagare sperimentalmente il comportamento statico e dinamico dei dispositivi Bipflash appartenenti a diversi lotti di fabbricazione. In particolare si è proceduto a caratterizzare due diversi lotti di fabbricazione di celle BipFlash forniti dalla ST Microelectronics. Il paragrafo introduttivo del capitolo 1 è dedicato alla descrizione dei metodi di programmazione delle celle di memoria Flash standard: il CHE ( 1.1.1) ed il CHISEL ( 1.1.2). La parte restante è dedicata interamente alla Bipflash della quale vengono descritti in dettaglio: la struttura ( 1.2), il funzionamento ( 1.2.1), l efficienza ( 1.2.2), i criteri per l ottimizzazione della cella ( 1.3) ed il layout ( 1.5). Si riportano inoltre, mediante grafici, i dati (efficienza, caratteristiche di programmazione, etc.) ottenuti tramite simulazione numerica ( 1.4). Per la parte sperimentale della tesi si è proceduto alla realizzazione di un setup automatico di misura (descritto nel capitolo 2) che sfrutta lo standard IEEE488.2 ed alcune librerie UNIX e che consente di pilotare tramite computer gli strumenti utilizzati durante le misurazioni. Per la caratterizzazione statica dei dispositivi si è utilizzato lo strumento Agilent 4156C ( 2.1.2), che ha permesso l esecuzione in locale di diversi programmi scritti in linguaggio IBASIC. Per realizzare il controllo automatico degli strumenti in fase di misurazione e non, si è realizzato un programma in linguaggio C dotato di interfaccia grafica (GUI 21 ) che consente, in modo modulare, l eventuale realizzazione di altri setup di misura automatici ed il controllo in remoto dei singoli strumenti. La descrizione dell ambiente di sviluppo utilizzato (Anjuta, Glade), delle diverse librerie (gtk+ per la grafica, gpib per il protocollo 488.2, glib per il C) e della parte di codice atti a ricavare le caratteristiche dinamiche della BipFlash è riportata nel capitolo 2. La modularità, l espandibilità, ma soprattutto la logica con cui è stata realizzata la GUI rendono il programma suscettibile di futuri ampliamenti e revisioni. L inizio del capitolo 3 è dedicato alla descrizione dei dispositivi utilizzati (celle BipFlash e transistor equivalenti), e dei motivi che hanno portato alla realizzazione di diversi lotti e split di celle BipFlash. Segue poi un analisi delle caratteristiche statiche dei transistor equivalenti (soglie, iniezione, gummel plot) e delle caratteristiche dinamiche delle celle di memoria (curve di programmazione e cancellazione) in relazione ai diversi dispositivi utilizzati. Il capitolo 4 è dedicato alle conclusioni e ai possibili sviluppi futuri. In appendice sono riportati i listati delle parti più significative dei codici sorgente. 21 GUI: Graphical User Interface 9

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Capitolo 1 La cella Bipflash L efficienza d iniezione o di programmazione di una memoria Flash, intesa come rapporto tra la corrente utile per la programmazione (I G ) e la corrente assorbita dall alimentazione (nel CHE e nel CHISEL è la corrente di canale I DS ), è un parametro molto importante perché determina i consumi della memoria e il numero di celle che possono essere programmate allo stesso tempo. Esprimendo l efficienza come η = I G /I DS, è possibile definire come la larghezza di banda rapporto tra il numero di celle programmabili in parallelo e il tempo necessario per programmarle: Essendo BW = N pr T pr. (1.1) N pr = Imax DS IDS cell dove IDS max è la corrente massima assorbibile dall alimentazione, mentre IDS cell necessaria per programmare la cella, e (1.2) è la corrente T pr = V T C pp I G (1.3) dove V T è la variazione di soglia tra stato programmato e stato cancellato, mentre C pp è la capacità tra il floating gate e il control gate della cella, si può anche scrivere: [ I max ] [ ] DS IG BW =. (1.4) V T C pp I cell DS Nel caso di una tipica cella Flash con architettura NOR, la corrente di canale IDS max, che corrisponde in genere alla corrente della bit-line 1, è limitata, in quanto fornita da pompe di carica che generano una tensione di drain (per il CHE deve essere maggiore di 3,2V) superiore a quella dell alimentazione [9] [10]; V T tipicamente è 2 V; C pp che rappresenta la capacità associata allo strato di dielettrico tra control gate e floating gate (ossido interpoly) ed è quindi un parametro tecnologico. 1 In una memoria Flash NOR le celle sono disposte secondo un arrangiamento matriciale, ove: il source è comune a tutto il settore; le celle che costituiscono una colonna presentano il drain in comune (bitline); le celle che formato una riga hanno, invece, il gate in comune. Questo tipo di struttura permette di selezionare, leggere e programmare (per CHE) la singola cella. Ad es. per scrivere una cella si alza la sua wordline a 9V e la sua bitline a 5V con source e bulk a massa. 11

Si deduce che l efficienza d iniezione è proporzionale alla bandwidth della memoria (η BW ). Nel caso specifico di una cella di tecnologia 0, 3 µm con: V DS = 4, 5 V e V B = 1, 0 V : I G (1 2) na per [ V T / t] (1 2) V/µs IDS cell (50 150) µa η = [I G/IDS cell ] (1 4) 10 5 Per aumentare l efficienza d iniezione del CHE ( 1.1.1) e del CHISEL ( 1.1.2) sono state proposte in letteratura altre strutture di cella che fanno uso dell iniezione di elettroni da substrato e della raccolta di tali portatori all interno della regione svuotata sotto il gate. Questi iniettori possono presentarsi sotto forma di: strati sepolti (N-Well), i cui svantaggi sono la non selettività del meccanismo di iniezione degli elettroni (schemi di cancellazione per celle DINOR con tripla well 2, o celle VIPMOS con scrittura ottenuta tramite punchtrough della tasca sepolta), le problematiche di efficienza con lo scaling del dispositivo (source e drain sono collettori parassiti); transistori bipolari (npn) laterali (proposti da Eitan fin dal 1984), i cui svantaggi sono: la bassa efficienza di collettore che viene, inoltre, drammaticamente ridotta dallo scaling del dispositivo, la non selettività del meccanismo di iniezione degli elettroni. In questo capitolo viene presentata una nuova architettura di cella NVM chiamata bipolar flash (BipFlash) [11] [12] [13] [14] che utilizza l iniezione di elettroni caldi generati nella regione svuotata grazie alla ionizzazione da impatto di lacune opportunamente iniettate. Questo meccanismo evita i problemi derivanti dall implementazione di iniettori da substrato ed utilizza un fenomeno di Impact Ionization Feedback (IIF - 1.1.2) simile al meccanismo sfruttato nel CHISEL ( 1.1.2), ma con una sorgente di lacune totalmente diversa. Gli alti valori di efficienza, che emergono dalle simulazioni numeriche, rendono la cella BipFlash particolarmente adatta per utilizzi dove sono richiesti bassi valori di tensione. Lo svantaggio in termini di occupazione d area rispetto ad una tipica Flash a gate flottante, derivante dal dover realizzare un transistore bipolare dentro la regione di drain, viene parzialmente controbilanciato dal risparmio di spazio ottenuto eliminando, o quantomeno riducendo, il numero delle pompe di carica. La riduzione della corrente assorbita da ciascuna bit-line permette di aumentare il parallelismo delle operazioni di programmazione. Tutte queste caratteristiche privilegiano un possibile impiego della cella BipFlash in applicazioni embedded rispetto a quelle stand-alone. 1.1 Generazione dei portatori caldi Nei due successivi paragrafi vengono descritti brevemente i meccanismi di iniezione utilizzati della programmazione nelle memorie Flash tradizionali. Le considerazioni possono essere applicate indistintamente alla cella di memoria Flash a gate flottante o al transistor MOSFET equivalente. É sufficiente considerare il floating gate della 2 Processo tecnologico che rende disponibile il contatto di bulk della cella. 12

memoria alla stregua del gate di un transistor, ricordando, però, che nella cella Flash la tensione del floating gate dipende anche dal potenziale applicato al drain. Per semplicità, ci riferiremo al caso del transistor nmosfet, in cui i portatori nel canale sono elettroni. Applicando una tensione di drain maggiore di (V G V th ) si manda in saturazione il transistor e la regione di canale ad esso più vicina viene strozzata per cui viene detta zona in pinch-off. Questa zona del canale presenta un alta resistività (poca carica libera disponibile) che provoca una caduta di potenziale tale da generare un picco localizzato del campo elettrico laterale (ε ). É qui che gli elettroni vengono accelerati (scaldati) in modo tale da acquisire un energia molto superiore a quella che normalmente hanno all equilibrio termico. Durante il loro moto gli elettroni urtano il reticolo cristallino (fononi), cedendo solo una piccola frazione dell energia posseduta. Se il campo laterale è sufficientemente alto, l energia acquisita dagli elettroni supera facilmente il valore di 1,6 ev, valore oltre il quale l elettrone può generare per ionizzazione da impatto (II) coppie elettrone lacuna. Le lacune prodotte fluiscono, spinte dal campo elettrico verticale, attraverso il morsetto di substrato, generando la corrente I Bulk, la quale può dunque essere considerata un buon indicatore del riscaldamento subito dagli elettroni nel canale. Nella regione di canale vicina al drain alcuni elettroni possiedono un energia media superiore all energia di barriera tra substrato e ossido (3,15 ev) e quindi, se il campo elettrico trasversale ai capi dell ossido di gate è favorevole, attraversano lo strato di ossido dando origine alla corrente di gate (I G ). La barriera Si SiO 2 vista dagli elettroni dipende dai potenziali applicati e può dunque variare lungo la zona di pinch-off. Per le lacune, invece, il gap tra ossido e substrato è maggiore, pari a circa 4,8 ev, inoltre la loro massa è superiore a quella degli elettroni ed è quindi più difficile che riescano ad ottenere energie così elevate. L efficienza d iniezione verso l ossido degli elettroni è quindi maggiore rispetto a quella delle lacune. 1.1.1 Channel Hot Electron (CHE) Il Channel Hot Electron (CHE) è di gran lunga il meccanismo d iniezione più utilizzato per la programmazione nelle celle di memorie Flash standard. L iniezione tramite CHE utilizza il fenomeno di riscaldamento, appena descritto, che subiscono gli elettroni durante l attraversamento del canale dal source al drain, dovuto al campo elettrico laterale (ε ) prodotto dalla differenza di potenziale applicata tra drain e source (V DS ). Le tensioni applicate al gate ed al drain modulano i campi elettrici (laterale ε e verticale ε ) nella regione vicino al drain ove è maggiore la quantità di portatori caldi ed è più probabile la loro iniezione verso il gate (Fig. 1.1). Un elevato campo elettrico laterale (ovvero un elevata V DS ), aumenta la popolazione di elettroni aventi valori di energia superiori a 3,15 ev (la condizione più favorevole si verifica quando parte della regione del canale risulta essere in pinch-off). Dunque, l incremento della tensione di drain determina un aumentano del numero di portatori caldi favorendone l iniezione verso il gate; inoltre, valori elevati di tensione (V DS > V G V th ) portano il transistor in forte saturazione, creando dei picchi nel profilo del campo elettrico; ne consegue che la corrente di gate aumenta in modo esponenziale all aumentare del potenziale di drain. La tensione di gate (V G ) deve essere elevata per creare la carica libera nel canale e per rendere il campo nell ossido favorevole all iniezione di elettroni, ma tale da non portare il transistor a lavorare in zona lineare (deve essere V G < V D + V th ). 13

V S (0V) V G (5V) I G V D (5V) I S Gate e1 I D SiO 2 Ossido - SiO 2 SiO 2 E Source e1 Drain e1 n+ n+ E p Substrato ( Bulk) V B (0V) I B Figura 1.1: CHE: gli elettroni che viaggiano dal source al drain guadagnano energia per effetto del campo elettrico laterale. La zona di canale che consente una maggiore iniezione di portatori caldi attraverso l ossido si colloca all inizio della zona in pinch-off, ove molti elettroni hanno energia superiore a 3,2 ev ed il campo elettrico verticale è in direzione favorevole. Dalle considerazioni appena fatte si evince che la corrente di gate e quella di bulk presentano un andamento a campana al variare della tensione di gate (Fig. 1.2 e 1.3). Log (I ) G Log (I ) B I B I G V G Figura 1.2: In regime di CHE la I B e la I G hanno un tipico andamento a campana al variare della tensione di gate. Come detto nella sezione precedente, la barriera vista dalle lacune è più alta, inoltre quest ultime, avendo massa maggiore, difficilmente raggiungono elevati valori di energia cinetica; di conseguenza l iniezione delle lacune è molto meno efficiente. Il campo trasversale (ε ) è l ele- 14

V S (0V) V G (5V) I G V D (5V) I S Gate e1 e2 I D SiO 2 Ossido - SiO 2 SiO 2 E Source M 1 e2 Drain e1 n+ n+ E p h2 Substrato ( Bulk) V B (0V) I B Figura 1.3: Generazione di coppie elettrone-lacuna e iniezione di portatori caldi verso il gate. La I G è costituita dagli elettroni caldi che direttamente oltrepassano l ossido (e1) e dagli elettroni secondari (e2) generati per impact ionization. Le lacune secondarie (h2) generano la I B e, alcune di esse, hanno energia sufficiente da raggiungere il gate. mento che più discrimina tra iniezione di lacune ed iniezione di elettroni. I due tipi di iniezioni hanno lo stesso ordine di grandezza solo per bassi valori di tensione applicata al gate. A causa del trade-off riscaldamento dei portatori e la probabilità di iniezione legata alla tensione di gate la corrente di gate è massima per un valore di V G V D /2. L efficienza d iniezione, come appena descritto, dipende molto dal campo elettrico laterale (ε ), che accelera gli elettroni nel canale, e dal campo elettrico nell ossido (ε ox ) in prossimità del drain, che influenza la probabilità di tunneling (P ini (ε ox )) dei portatori caldi. La riduzione di V D riduce il campo elettrico ε e quindi la quantità di elettroni caldi disponibili e quindi la I G. Inoltre, durante la programmazione della cella di memoria, il potenziale del floating gate (V F G ) diminuisce progressivamente riducendo V OX e di conseguenza anche P ini (ε ox ). La riduzione di V F G provoca, inoltre, il calo della corrente nel canale (I DS ) andando ulteriormente ad ostacolare la velocità di programmazione. Per tali motivi l efficienza d iniezione del CHE risulta piuttosto bassa ed è dell ordine di 10 5. Dall analisi dell iniezione di elettroni nell ossido incentivata dall applicazione di una tensione di substrato, si è evidenziata una correlazione tra la corrente relativa di gate (I GR = I G /I D ) e la corrente relativa di bulk (I BR = I B /I D ) 3, che è possibile modellare con [15][16][17]: I G I D = P (ε ox ) [ IB I D ] α(εox ), (1.5) 3 I G e I B sono correlate perché entrambe dipendono in modo diretto dalla distribuzione dei portatori caldi generati nel canale dal campo elettrico laterale. 15

con: [ ] ΦB (ε ox ) α(ε ox ) =, (1.6) Φ II dove ε ox rappresenta il campo elettrico nell ossido nel punto di massima iniezione, P è un coefficiente dipendente dal campo elettrico, Φ B (ε ox ) è l energia della barriera dell ossido e Φ è l energia di attivazione del processo di ionizzazione da impatto. L esponente α è il rapporto tra le due energia di soglia e vale 2, 5, che è la pendenza della retta che si ottiene in un grafico bilogaritmico avente come assi I GR e I BR (Fig. 1.5). 1.1.2 Impact Ionization Feedback (IIF) e CHannel Initiated Secondary Electron (CHISEL) Nella cella di memoria Flash, nella zona vicino al drain dove il campo elettrico laterale è massimo, il campo elettrico verticale (ε ) diventa sfavorevole (V F G < V D ) provocando una diminuzione dell efficienza di programmazione. Un aumento significativo della corrente di gate si può ottenere applicando una tensione negativa al substrato. L applicazione della tensione al bulk ha i seguenti effetti: aumenta la tensione di soglia del dispositivo effetto body e quindi riduce la carica di canale mandando ancor più in saturazione il transistor e favorendo l insorgere di un campo elettrico più elevato che aumenta il numero di portatori caldi; aumenta la differenza di potenziale tra canale e substrato e quindi il campo elettrico verticale (ε ), il quale innesca fenomeni alternativi di riscaldamento di portatori secondari e terziari [15]. Il campo elettrico laterale lungo il canale accelera gli elettroni i quali, una volta acquisita sufficiente energia, possono generare per Impact Ionization (II) coppie elettrone-lacuna. Le lacune prodotte, dirigendosi verso il bulk, possono acquisire, grazie al campo verticale, sufficiente energia [18] per poter impattare e generare un ulteriore coppia elettrone-lacuna (Impact Ionization Feedback, IIF). Questi elettroni generati, detti anche elettroni terziari, possono essere accelerati dal campo verticale verso l interfaccia acquisendo notevole energia e quindi, possono essere in grado di superare la barriera energetica tra ossido e silicio. Facendo riferimento alla Figura 1.4, M1 ed M2 rappresentano i due eventi di ionizzazione. La probabilità che un elettrone sia iniettato verso il gate è proporzionale alla probabilità P M2 (ε ) che esso sia generato da una lacuna calda, ma poiché quest ultima nasce da una ionizzazione da impatto (M1), tale probabilità dipendente a sua volta dalla probabilità P M1 (ε ) di accadimento di questo primo evento. La corrente di gate I G può quindi essere espressa come il prodotto della corrente di drain I D (che rappresenta la quantità di cariche libere disponibili) per le due funzioni di probabilità dipendenti dai due campi elettrici presenti e per la probabilità di passare attraverso l ossido P ini (ε ): I G = I D P M1 (ε ) P M2 (ε ) P ini (ε ) (1.7) La corrente di bulk è formata dalle lacune secondarie generate al drain dopo l evento di ionizzazione M1 ( 1.1.1); si può quindi esprimere come: I B = I D P M1 (ε ) (1.8) 16