Sistemi a Microprocessore

Transcript

1 Corso di Laurea Ingegneria dell Informazione Sistemi a Microprocessore A.A Prof. Ing. Ivan Bruno Sistemi a Microprocessore La Memoria 1

2 La Memoria La memoria in un calcolatore serve per immagazzinare dati e le istruzioni dei programmi da eseguire I principali tipi di memorie che si possono trovare su un microcontrollore, e su un calcolatore in genere, sono: ROM (Read Only Memory) : programmata permanentemente dal costruttore, non modificabile RAM (Random Access Memory) : memoria volatile di lettura e scrittura EEPROM (Electrically EPROM) : memoria non volatile, scrittura e cancellazione di celle entrambe elettriche FLASH : memoria non volatile, variante delle EEPROM, scrittura e cancellazione entrambe elettriche, non di singole celle, ma di blocchi (updating +veloce) 08/11/2007 Sistemi a Microprocessore A.A Parametri di Valutazione Dimensione: definita in bit o byte. Talvolta fornita in modo tale da descrivere l architettura interna. Es.: 64K x 4 bit: celle di 4 bit Velocità: Tempo di accesso: intervallo di tempo intercorso tra la richiesta della lettura e la disponibilità del dato Tempo di ciclo: intervallo di tempo minimo che intercorre tra due operazioni Altri Parametri: Potenza Dissipata, Costo, Integrazione 08/11/2007 Sistemi a Microprocessore A.A

3 Interfaccia Generica di una Memoria Una Memoria è in generale accessibile attraverso un Registro indirizzo (MAR) ed un registro Dati (MDR) Un Segnale R/W indica se l operazione è di lettura o scrittura Architettura della memoria MAR MDR R/W In Lettura: L indirizzo viene messo in MAR il dato letto viene recuperato da MDR. In Scrittura: L indirizzo viene messo in MAR il dato in MDR. 08/11/2007 Sistemi a Microprocessore A.A Principali tecnologie per la RAM Le memorie RAM sono di due tipi Memorie statiche: Static Random Access Memory (SRAM) Memorie dinamiche: Dynamic Random Access Memory (DRAM) Memorie statiche Il singolo elemento corrisponde ad un flip-flop Memorie dinamiche Il singolo elemento corrisponde ad un condensatore ed un transistor (dopo pochi millisecondi le informazioni vengono perse) L informazione è memorizzata sotto forma di carica del condensatore Richiedono un refresh periodico dell informazione Per ottimizzare la realizzazione indirizzi di riga e indirizzi di colonna vengono passati sullo stesso canale in successione Le memorie statiche sono (rispetto a quelle dinamiche) Più veloci Più costose (6 transistor per bit) Persistenti (non è richiesto il refresh) Più affidabili. 08/11/2007 Sistemi a Microprocessore A.A

4 Ciclo Operativo nelle memorie Statiche 08/11/2007 Sistemi a Microprocessore A.A Ciclo Operativo nelle memorie Dinamiche Tempo di Ciclo RAS CAS Indirizzo RIGA COLONNA WRITE DATO DATO VALIDO Tempo di Accesso Nota: I Segnali RAS,CAS e WRITE sono negati. 08/11/2007 Sistemi a Microprocessore A.A

5 Struttura di una memoria Statica 16x8 08/11/2007 Sistemi a Microprocessore A.A Una Memoria Statica 1K x 8 08/11/2007 Sistemi a Microprocessore A.A

6 DRAM: multiplazione degli indirizzi Dato l elevato impaccamento delle DRAM il numero di pin di I/O è un problema E` usuale multiplare nel tempo l indirizzo delle righe e delle colonne negli stessi fili Normalmente le memorie non sono indirizzabili al bit, per cui righe e colonne si riferiscono a byte e non a bit Es. una memoria 2M X 8 (21 bit di indirizzo) può essere organizzata in 4096 righe (12bit di indirizzo) per 512 colonne (9bit di indirizzo) di 8 bit ciascuno 08/11/2007 Sistemi a Microprocessore A.A Organizzazione di una DRAM 2M X 8 08/11/2007 Sistemi a Microprocessore A.A

7 Una Memoria Dinamica 1M x 1 RAS Latch Indirizzo RIGA Decodificatore di RIGA... Array di celle di memoria 32x32 Indirizzo Sense/ Write Sense/ Write Sense/ Write CS Latch Indirizzo RIGA Decodificatore di COLONNA R/W CAS 08/11/2007 Sistemi a Microprocessore A.A DRAM: modo di accesso veloce Spesso i trasferimenti da/per la memoria avvengono a blocchi (o pagine) Nello schema appena visto, vengono selezionati prima 4096 bytes e poi tra questi viene scelto quello richiesto E possibile migliorare le prestazioni semplicemente evitando di riselezionare la riga ad ogni accesso se le posizioni sono consecutive Questo viene chiamato Fast Page Mode (FPM) e l incremento di prestazioni può essere significativo 08/11/2007 Sistemi a Microprocessore A.A

8 Memoria 4M x 32 Controllo Accesso Start Busy Controllo delle temporizzazione Refresh Req Refresh Ack Controllo Refresh Refresh Row/Column CAS RAS Contatore Refresh Multiplexer di Indirizzo... Array di celle di memoria 4x8 Indirizzo Decodificatore di COLONNA R/W Dati 08/11/2007 Sistemi a Microprocessore A.A DRAM sincrone (SDRAM) Le DRAM visto prima sono dette asincrone perchè non esiste una precisa temporizzazione di accesso, ma la dinamica viene governata dai segnali RAS e CAS Il processore deve tenere conto di questa potenziale asincronicità in caso di rinfresco in corso può essere fastidiosa Aggiungendo dei buffer (latch) di memorizzazione degli ingressi e delle uscite si può ottenere un funzionamento sincrono, disaccoppiando lettura e scrittura del rinfresco e si può ottenere automaticamente una accesso FPM pilotato dal clock 08/11/2007 Sistemi a Microprocessore A.A

9 Organizzazione base di una SDRAM 08/11/2007 Sistemi a Microprocessore A.A SDRAM: esempio di accesso in FPM 08/11/2007 Sistemi a Microprocessore A.A

10 Organizzazione delle memorie La memoria ideale dovrebbe essere a capacità infinita, tempo di accesso nullo e costo e consumo nullo. Nei casi reali l organizzazione del calcolatore comprende diversi tipi di memorie con caratteristiche diverse Alcune memorie sono dedicate, ossia sono progettate per contenere specifici tipi di dati (es la EPROM o flash di bootstrap) Altre memorie sono general-purpose e si può accedervi mediante specifici metodi di indirizzamento per leggere o scrivere dati di qualsiasi tipo. Il loro impiego dipende dalle loro caratteristiche e da come il dato viene impiegato durante il funzionamento del calcolatore 08/11/2007 Sistemi a Microprocessore A.A Organizzazione delle memorie 08/11/2007 Sistemi a Microprocessore A.A

11 Organizzazione delle memorie Organizzazione gerarchica (tipica dei calcolatori generalpurpose) La CPU vede un solo tipo di memoria, indirizzata direttamente tramite un identificatore (indirizzo) L hardware (MMU) e il sistema operativo gestiscono invece un insieme di memorie organizzate gerarchicamente che contengono repliche dei dati in modo che la CPU trovi ad ogni accesso il dato utile nella memoria più veloce possibile Gerarchia di memorie: La memoria del calcolatore e organizzata gerarchicamente in modo da comprendere poche memorie a bassa capacità ed alti costi ma molto veloci e molta memoria più lenta e di capacità maggiore 08/11/2007 Sistemi a Microprocessore A.A Organizzazione delle memorie 08/11/2007 Sistemi a Microprocessore A.A

12 Organizzazione delle memorie Nella gerarchia di memoria i dati sono temporaneamente trasferiti in memorie sempre più veloci. L obiettivo e di organizzare le politiche di piazzamento ed accesso dei dati in modo tale da avere i dati più frequentemente usati, o in generale più utili virtualmente sempre nelle memorie più veloci. 08/11/2007 Sistemi a Microprocessore A.A Organizzazione delle memorie La memoria interna alla CPU è costituita dai registri ed è caratterizzata da: alta velocità (comparabile con quella del processore) e limitate dimensioni (al più qualche migliaio di byte). La memoria centrale o principale è caratterizzata da,dimensioni molto maggiori della memoria interna alla CPU (fino a qualche Gbyte) ma tempi di accesso più elevati. È accessibile in modo diretto tramite indirizzi. Nei sistemi attuali un livello di memorie cache e stato inserito tra CPU e memorie centrali Memorie secondarie: In un calcolatore esistono diverse memorie secondarie (o memorie di massa) ad alta capacità bassi costi e non volatili 08/11/2007 Sistemi a Microprocessore A.A

13 Organizzazione delle memorie 08/11/2007 Sistemi a Microprocessore A.A Organizzazione delle memorie 08/11/2007 Sistemi a Microprocessore A.A

14 Organizzazione delle memorie Regola base dell'efficienza è rendere di massima velocità il caso più frequente Sfruttamento della località spaziale e temporale Principio di località un programma in ogni istante utilizza una porzione limitata dello spazio di indirizzamento Località spaziale: accedendo ad un dato è assai probabile che si debba accedere ad altri dati localizzati vicino nello spazio di indirizzamento Località temporale: accedendo ad un dato è assai probabile che si debba riaccedere ad esso in un tempo vicino 08/11/2007 Sistemi a Microprocessore A.A Organizzazione delle memorie Dati che inizialmente si trovano ad un livello più basso (loc. temporale) conviene spostarli in memorie più veloci (loc. spaziale) conviene spostare anche i dati vicini I programmi NON vedono la gerarchia ma referenziano i dati come se fossero sempre in memoria centrale (a parte per i registri che sono nominati esplicitamente) perciò bisogna mantenere il più vicino possibile alla CPU dati utilizzati più recentemente. La gerarchia delle memorie deve prevedere in successione memorie sempre più larghe e più lente per mantenere i dati nei livelli più alti proporzionatamente alla previsione della frequenza d uso. 08/11/2007 Sistemi a Microprocessore A.A

15 Blocchi di locazione di memoria Gerarchia di memoria: più livelli Blocco: unità di informazione minima scambiata fra livelli (ex: 32 bytes) Hit: un accesso alla memoria che trova l'informazione cercata nel livello superiore (accesso veloce) Hit Rate: frequenza di accessi trovati nel livello superiore (h) Miss Rate: (1 - h) caso di insuccesso (non trovo il dato nella memoria adiacente/livello superiore) devo andare nel livello inferiore (accesso più lento) Hit Time: tempo di accesso al livello superiore Th 08/11/2007 Sistemi a Microprocessore A.A Blocchi di locazione di memoria Miss Penalty: tempo per rimpiazzare un blocco nel livello superiore più il tempo per fornirlo alla CPU. Il "miss penalty, Tmp, può anche essere scomposto nei tempi per reperire il primo dato di un blocco più il tempo per trasferire gli altri. Comprende certamente un Th e un overhead nel caso di miss (Tmiss) Tacc = h Th + (1-h)Tmp Tmp = Th + Tmiss allora Tacc = Th + (1-h)Tmiss Il Tmiss comprende il tempo per reperire il blocco nella gerarchia di livello più basso più (eventualmente trascurabile) il tempo per rimpiazzare i dati dal livello alto al livello più basso (se il livello più alto deve essere svuotato, cioè se devo salvare i dati che sono in esso presenti, operazione di write-back) 08/11/2007 Sistemi a Microprocessore A.A

16 Gerarchia: esempio Supponiamo un sistema a due livelli in cui per accedere al primo livello (memoria centrale) il tempo di accesso sia 0.1 microsec (100 ns) per ogni dato e per accedere al secondo (ad esempio HD) sia di 0.1 msec. Quando si accede al secondo livello il dato deve essere copiato nel primo. Ipotizziamo che le probabilità di trovare il dato al primo livello siano del 95% (h). Trascuriamo il tempo necessario al processore per capire dove si trova il dato (trascurabile rispetto al tempo di accesso). Quanto è il tempo di accesso medio? (In microsec) Tacc= ( )= = 5.1 microsec Basta un 5% di penalizzazione di miss che tutto l accesso medio è fortemente rallentato, nel caso specifico di ben 5 volte Circa 10 3 differenza di dimensioni (es. 10K 10M) Circa 10 3 differenza di tempo di accesso (es s 10-4 s) 08/11/2007 Sistemi a Microprocessore A.A Gerarchia di memorie Parametri di progettazione gerarchia di memoria: Quanti livelli di gerarchia che dimensione e velocità per ogni livello ogni tipo di memoria si definisce in base al 1) Piazzamento del blocco (o funzione di traduzione o mapping): dove può essere allocato il blocco al livello corrente 2) Identificazione del blocco: come si può ritrovare il blocco a livello corrente 3) Rimpiazzamento del blocco: come si sceglie quale blocco sostituire 4) Strategia di scrittura Ad esempio a livello di registri L identificazione è nominale (mov ax,15) il piazzamento e rimpiazzamento, scrittura e definito dal compilatore 08/11/2007 Sistemi a Microprocessore A.A

17 Memoria centrale Memoria centrale è la memoria fisicamente e logicamente collegata direttamente alla CPU. Dal punto di vista della gerarchia: 1) Piazzamento del blocco: deciso dall indirizzo nell istruzione 2) Identificazione del blocco: indirizzo (sw, compilatore, SO, traduzione diretta) 3) Rimpiazzamento del blocco: deciso dal codice 4) Strategia di scrittura: deciso dal codice Il software (applicativo + SO) ha il controllo dello spazio di indirizzamento Nota la mappa della memoria La CPU legge e scrive su memoria centrale mandando un indirizzo fisico della dimensione pari al suo bus di indirizzi (spazio di indirizzamento) per l 8086 ad esempio 20 bit, creo un indirizzo di 20 bit (indirizzo 1 M). 08/11/2007 Sistemi a Microprocessore A.A Organizzazione di un sistema con memoria cache La memoria centrale e la memoria cache sono organizzate in blocchi di parole o di byte, di ugual dimensione La memoria cache contiene copie di blocchi della memoria centrale, oppure blocchi liberi ad ogni blocco di cache è associato un bit - valid - che indica se il blocco è significativo o libero Il sistema di gestione della cache è in grado di copiare (caricare) blocchi dalla memoria centrale alla memoria cache oppure di ricopiare (scaricare) blocchi dalla memoria cache alla memoria centrale tramite un apposita unità funzionale Il processore accede sempre e comunque prima alla memoria cache L uso della memoria cache per incrementare le prestazioni del sistema di memoria sfrutta il principio di località dei programmi 08/11/2007 Sistemi a Microprocessore A.A

18 Funzionamento base Istruzioni Il processore deve leggere un istruzione Se il blocco che contiene l istruzione da prelevare si trova in cache, l istruzione viene letta e eseguita Se l istruzione non si trova in cache: il processore sospende l esecuzione il blocco contenente l istruzione viene caricato dalla memoria centrale in un blocco libero della memoria cache il processore preleva l istruzione dalla cache e prosegue l esecuzione Dati Il processore deve leggere un dato dalla memoria cache: si procede come visto per la lettura di istruzioni Il processore deve scrivere un dato in memoria: si procede in modo simile ma esiste il problema della coerenza tra memoria cache e memoria centrale (scrittura differita o non differita) 08/11/2007 Sistemi a Microprocessore A.A Memoria cache: definizioni Hit: un accesso alla memoria che trova l'informazione cercata nella cache Miss: quando non si ha un hit e si deve accedere alla memoria centrale Hit Rate (tasso di hit): frequenza (h) di accessi trovati in cache (rapporto tra il numero di hit in cache e il numero totale di riferimenti) Miss Rate: (m) caso di insuccesso ovvero non trovo il dato nella memoria cache (rapporto tra il numero di miss in cache e il numero totale di riferimenti) Vale la relazione m=(1 - h) 08/11/2007 Sistemi a Microprocessore A.A

19 Memoria cache: definizioni Hit Time: tempo di accesso alla cache Tc Miss Penalty: tempo per rimpiazzare un blocco nella cache più il tempo per fornirlo alla CPU. Il "miss penalty, Tp, può anche essere scomposto nei tempi per reperire il primo dato di un blocco più il tempo per trasferire gli altri. Comprende certamente un Th e un overhead nel caso di miss (Tmiss) Tacc = h Tc + (1-h)Tp Tmp = Tc + Tmiss allora Tacc = Tc + (1-h)Tmiss 08/11/2007 Sistemi a Microprocessore A.A Memoria cache: Posizionamento 08/11/2007 Sistemi a Microprocessore A.A

20 Memoria Cache: funzionamento E necessario tenere traccia dei dati in cache Un catalogo (directory) consente di ricercare il dato in base all indirizzo generato dalla CPU La struttura del catalogo dipende dall organizzazione della cache E importante definire la quantità di dati letti dalla memoria e portati in cache in presenza di un miss Vale il principio di Località spaziale Memoria cache e centrale sono viste come insiemi di blocchi di dimensione fissa dette linee La linea è un unità trasferita in blocco per ridurre il tempo medio di trasferimento dei singoli dati Il tempo di penalizzazione Tp è: Tp = T Ram +T cache T cache è il tempo impiegato per trasferire in cache la linea che contiene la parola indirizzata 08/11/2007 Sistemi a Microprocessore A.A Memoria Cache: Organizzazione Nell organizzazione della cache è importante l associazione tra le linee della memoria centrale e quella della cache Quale posizione in cache verrà occupata da una linea letta dalla memoria centrale Tre tipi di organizzazione Cache a mappatura diretta Cache completamente associativa Cache parzialmente associativa o setassociative 08/11/2007 Sistemi a Microprocessore A.A

21 Memoria Cache: progettazione Quanto visto si riassume come segue: Metodo di indirizzamento come scegliere il blocco della cache in cui copiare un blocco di memoria centrale (mapping) Metodo di identificazione come localizzare un blocco di memoria centrale all interno della cache Metodo di scrittura (coerenza) come comportarsi quando si deve scrivere una parola contenuta in un blocco della memoria cache Metodo di sostituzione come si sostituiscono blocchi della cache per liberare spazio 08/11/2007 Sistemi a Microprocessore A.A Cache: a mappatura diretta Ogni blocco della memoria centrale è caricabile in un solo blocco della cache Più blocchi di memoria centrale possono essere caricati nello stesso blocco di memoria cache (conflitti) Mapping: il blocco di indice (indirizzo) j della memoria centrale è caricabile solo nel blocco di indice (indirizzo): resto div intera di j/n blocchi della cache 08/11/2007 Sistemi a Microprocessore A.A

22 Cache: a mappatura diretta Si assuma: Una cache di capacità L=2 l linee Linee di W=2 w parole Una capacità C = LxW parole Una memoria centrale di dimensione B = 2 b blocchi, multipla della dimensione della cache L indirizzo di una parola è 08/11/2007 Sistemi a Microprocessore A.A Cache: a mappatura diretta Il contenuto del campo lungo b bit (I B ) può essere visto come numero d ordine del blocco di memoria Il contenuto del campo lungo l bit (I L ) come numero di linea nel blocco Quello del campo lungo w bit (I W ) come numero di parola entro la linea I B 0 0 -> indirizzo base del blocco I B I L 0 -> indirizzo della linea nel blocco I B I L I w -> indirizzo della parola nella linea 08/11/2007 Sistemi a Microprocessore A.A

23 Cache: a mappatura diretta Con la mappatura diretta tutte le B linee in posizione IL dentro un qualunque blocco di memoria sono mappate sulla stessa linea di cache 08/11/2007 Sistemi a Microprocessore A.A Cache: a mappatura diretta La cache è fatta da due parti (banchi): TAG RAM (banco sx) Rappresenta il catalogo dei dati contenuto nell altro banco Ogni posizione ha dimensione pari a quella del campo I B dell indirizzo generato dalla CPU DATA RAM (banco dx) Contiene i dati Ogni posizione ha la dimensione di una linea di cache 08/11/2007 Sistemi a Microprocessore A.A

24 Cache: a mappatura diretta Il campo IL identifica la posizione della linea in DATA RAM e TAG RAM Il valore del TAG RAM è confrontato con I B Se uguali, il dato è in cache e letto direttamente dal DATA RAM La linea di hit è asserita e abilita l uscita dal multiplexer della parola Se diversi, si ha la linea di hit disasserita (miss) e inizia il processo di lettura della memoria centrale della linea contente la locazione indirizzata. I B è copiato nella TAG RAM e la linea letta rimpiazza quella esistente in DATA RAM 08/11/2007 Sistemi a Microprocessore A.A Cache: a mappatura diretta La ricerca in TAG e in DATA RAM avviene in parallelo In caso di HIT, il segnale di OE rende disponibile la parola letta Si ipotizza che al multiplexer sia presente una intera linea e che si selezioni la parola indirizzata Di solito DATA RAM è fatta di L x W parole e la parola si trova esattamente all indirizzo I L I w Quando un programma esegue ripetutamente un ciclo che con coinvolge due blocchi di memoria a ogni passaggio da un blocco all altro le linee di cache sono sostituite Calo delle prestazioni 08/11/2007 Sistemi a Microprocessore A.A

25 Cache: a mappatura diretta Esempio: Memoria centrale da 4Gbyte, cache a mappatura diretta da 1KByte, blocchi da 32Byte Accesso a memoria a byte: blocchi da 32 byte: 5 bit di indirizzo per identificare il singolo byte cache di 32 blocchi (1Kbyte/32byte): 5 bit di indirizzo per identificare il blocco 22 bit di etichetta = 32 (4Gbyte) /11/2007 Sistemi a Microprocessore A.A Cache: a mappatura diretta Esempio Indirizzi di memoria a 32 bit Cache a mappatura diretta: blocco costituito da una parola di 4 byte 1024 blocchi (2 10 ) Struttura dell indirizzo di memoria: Bit 0 e 1 per individuare il singolo byte nella parola Bit 2-11 per individuare il blocco di cache Bit come etichetta 08/11/2007 Sistemi a Microprocessore A.A

26 Cache: a mappatura diretta Esempio: Memoria centrale 4Gigabyte (32 bit indirizzo) Accesso a memoria a parole da 32 bit Blocchi da 4 parole (16 byte): 2 bit per parola nel blocco, 2 bit per byte nella parola Memoria cache da 16kparole: 12 bit per indirizzare un blocco (n blocchi = 214/22) Etichetta da 16 bit 08/11/2007 Sistemi a Microprocessore A.A Cache: a mappatura diretta 08/11/2007 Sistemi a Microprocessore A.A

27 Cache a mappatura diretta: Esercizio Si consideri un calcolatore con memoria centrale di 64KB, indirizzabile a byte (parola=1byte) e dimensione di blocco di 8Byte. Si assuma di usare una cache a mappatura diretta di 256Byte: a) dire in quali campi gli indirizzi di memoria sono suddivisi ai fini della cache e quali sono le dimensioni (in numero di bit) di ogni campo R: La memoria ha dimensione 64KB = 2 16 Byte, quindi un indirizzo è costituito da 16 bit. I 16 bit saranno suddivisi nei campi Etichetta, Linee, Parola. Poiché una parola è costituita da 1Byte ed un blocco da 8Byte = 2 3 B, il campo Parola sarà di 3 bit. Il numero di linee della cache è calcolato dividendo la sua capacità per la dimensione di blocco: 256B/8B = 32 = 2 5, quindi il campo Linee sarà di 5 bit. I rimanenti ( ) = 8 bit saranno dedicati al campo Etichetta. 08/11/2007 Sistemi a Microprocessore A.A Cache a mappatura diretta: Esercizio Si consideri un calcolatore con memoria centrale di 64KByte, indirizzabile a byte (parola=1byte) e dimensione di blocco di 8Byte. Si assuma di usare una cache a mappatura diretta di 256Byte: b) dire in quale linea verrebbero memorizzati i byte con i seguenti indirizzi: 111Bhex C334hex D01Dhex AAAAhex R: ricordando che un indirizzo è suddiviso nel seguente modo 111Bhex linea 3 C334hex linea 6 D01Dhex linea 3 AAAAhex linea 21 08/11/2007 Sistemi a Microprocessore A.A

28 Cache completamente associativa Una linea di memoria può essere copiata in qualunque posizione della cache Il TAG RAM si comporta come una memoria CAM (Content Addresable Memory) Ogni linea di memoria in cache ha un indirizzo univoco I x memorizzato nella TAG RAM La TAG RAM è costituita da L posizioni di t=(b+l) bit ciascuna Il campo I x dell indirizzo viene confrontato in parallelo con il contenuto (tutte le linee) della TAG RAM. Se I x è presente si ha un hit e il valore è letto dalla cache, altrimenti si va in memoria centrale 08/11/2007 Sistemi a Microprocessore A.A Cache completamente associativa Rispetto alla mappatura diretta: In caso di miss occorre individuare quale linea sostituire tra le L possibili Algoritmi di rimpiazzamento Si cerca la linea della DATA RAM dopo che è conclusa la ricerca in TAG RAM. Tempo di accesso maggiori Complessità hardware maggiore Costo maggiore 08/11/2007 Sistemi a Microprocessore A.A

29 Cache completamente associativa 08/11/2007 Sistemi a Microprocessore A.A Cache parzialmente associativa Definizione: Si definisce Grado di Associatività di una cache il numero di posizioni del catalogo che devono essere confrontate con il campo I B. La cache a mappatura diretta ha grado di associatività pari a 1. La cache completamente associativa ha un grado di associatività pari al numero di linee di cache. Se il grado di associatività è n si parla di memoria cache a n vie. 08/11/2007 Sistemi a Microprocessore A.A

30 Cache parzialmente associativa: 2 vie 08/11/2007 Sistemi a Microprocessore A.A Cache parzialmente associativa : 2 vie La parte bassa dell indirizzo seleziona la parola effettivamente indirizzata Le due linee di hit0 e hit1 abilitano o meno uno dei due selettori Ciascuna linea di memoria può essere mappata in due differenti linee di cache: banco dx o sx. In caso di miss occorre scegliere in quale via deve essere copiato la linea di memoria A parità di condizioni le prestazioni sono comparabili con la mappatura diretta 08/11/2007 Sistemi a Microprocessore A.A

31 Cache parzialmente associativa : 4 vie A 4 vie: ogni blocco di memoria centrale può essere caricato in 4 blocchi di cache, quindi la dimensione di ogni gruppo è di 4 blocchi Memoria centrale 4Gbyte: 32 bit Memoria cache 1K parole (1 parola=4byte), blocchi da 1 parola Organizzazione dell indirizzo: Bit 0 e 1 per indirizzare i byte Numero blocchi nella cache = dimensioni della cache/dimensioni del blocco= 2 10 /1 = 2 10 Numero di gruppi nella cache= numero di blocchi/ dimensioni del gruppo = 2 10 /2 2 = 2 8 Bit 2-10 indice del gruppo nella cache Bit etichetta 08/11/2007 Sistemi a Microprocessore A.A Cache parzialmente associativa : 4 vie 08/11/2007 Sistemi a Microprocessore A.A

32 Esercizio Cache 1 Si consideri una cache di 4KB con associazione a gruppi a 8 vie ( 8-way set associative) in congiunzione con una memoria centrale di 1MB. Supponendo che un blocco sia di dimensione 64B, si dica come un indirizzo di memoria è suddiviso in campi e a quanto ammonta la dimensione di ogni campo. 08/11/2007 Sistemi a Microprocessore A.A Esercizio Cache 1 Soluz.: trattandosi di una cache con associazione a gruppi, l indirizzo di memoria centrale deve essere suddiviso nei campi tag, set, e parola. la memoria centrale è di 1MB, cioè 2 20 byte; pertanto un indirizzo di memoria centrale è espresso in 20 bit. la dimensione del campo parola è individuato univocamente dall dimensione del blocco, che è di 64B, cioè 2 6 byte; pertanto il campo parola è di 6 bit. una cache di 4KB possiede 2 12 byte; ogni linea deve contenere un blocco e quindi impegna 2 6 byte; quindi la cache contiene 2 12 /2 6 = 2 6 linee. Poiché un insieme deve contenere 8 linee, il numero di insiemi della cache è pari a 2 6 /2 3 =2 3. Pertanto il campo set è di 3 bit. la dimensione del campo tag sarà dunque: = 11 bit 08/11/2007 Sistemi a Microprocessore A.A

33 Esercizio Cache 2 Si consideri una cache di 16KB con associazione a gruppi a 4 vie ( 4-way set associative) e dimensione di linea di 32B. Supponendo che il campo tag sia di 12 bit, si dica quale è la dimensione massima (in byte) di memoria principale che la cache è in grado di gestire, assumendo il singolo byte come unità di indirizzamento della memoria. 08/11/2007 Sistemi a Microprocessore A.A Esercizio Cache 2 Soluz.: per calcolare la quantità massima di memoria principale gestibile, bisogna calcolare il numero di bit totali che esprimono una generica locazione di memoria. trattandosi di una cache con associazione a gruppi, l indirizzo di memoria centrale deve essere suddiviso nei campi tag, set, e parola. sappiamo che il campo tag è di 12 bit; quindi occorre calcolare la dimensione dei campi set e parola. la dimensione del campo parola è individuato univocamente dalla dimensione del blocco, che è di 32B, cioè 2 5 byte; pertanto il campo parola è di 5 bit. una cache di 16KB possiede 2 14 byte; ogni linea deve contenere un blocco e quindi impegna 2 5 byte; quindi la cache contiene 2 14 /2 5 = 2 9 linee. Poiché un insieme deve contenere 4 linee, il numero di insiemi della cache è pari a 2 9 /2 2 =2 7. Pertanto il campo set è di 7 bit. quindi la dimensione massima di memoria gestibile è: , cioè 16MB 08/11/2007 Sistemi a Microprocessore A.A

34 Cache: Il problema della scrittura Un operazione di scrittura può generare un hit o un miss come un operazione di lettura Miss in scrittura Si pone il problema se portare la linea di memoria in cache o no: Write allocate: richiede la selezione della linea di cache dove copiare la linea di memoria (Algoritmi di rimpiazzamento) Write non-allocate: la scrittura avviene direttamente in memoria centrale all indirizzo generato. Si preferisce il Write non-allocate poiché le operazioni di scrittura si verificano con frequenza minore (percentuale più bassa) rispetto a quelle di lettura e i dati possono essere sparsi (indirizzi non contigui e distanti) 08/11/2007 Sistemi a Microprocessore A.A Cache: Il problema della scrittura Hit in scrittura In cache abbiamo una copia dei dati presenti in memoria centrale un operazione di scrittura renderebbe inconsistente il contenuto della cache con la memoria centrale Due tipi di aggiornamento (scrittura): immediato (write through) a posteriori o differito (write-back o copy-back) 08/11/2007 Sistemi a Microprocessore A.A

35 Cache: write through Tutte le scritture in cache vengono fatte anche in memoria Si mantiene la consistenza Influenza negativamente le prestazioni Incrementa il traffico sul bus di sistema Sconsigliato per sistemi multiprocessore a bus condiviso Alcune architetture prevedono un buffer di appoggio in scrittura: Si scrive prima in cache e poi in modo asincrono in memoria Problema legato allo svuotamento Efficace per scritture isolate Va in saturazione se le scritture sono fatte su grossi blocchi di dati la sua presenza è allora ininfluente 08/11/2007 Sistemi a Microprocessore A.A Cache: write back L informazione viene scritta solo in cache. La memoria viene aggiornata solo quando avviene la sostituzione del blocco. Si accede in scrittura in cache Il processore non viene rallentato Non si genera traffico sul bus Il catalogo deve tenere traccia delle linee modificate dentro la cache (dirty bit) La marcatura di una linea (modificata), candida la linea ad essere rimpiazzata e verrà copiata in memoria Se una linea non è marcata il controllore di cache esegue il caricamento della linea dalla memoria centrale. 08/11/2007 Sistemi a Microprocessore A.A

36 Cache: Lo stato della linea di cache In seguito ad una scrittura differita occorre tener traccia della possibile modifica nella linea di cache Occorre definire un informazione di stato che può variare in relazione alla tecnica di gestione utilizzata E sufficiente un bit per segnare la validità All avvio del sistema tutte le linee sono invalide Al caricamento di una linea dalla memoria la corrispondente linea in linea è segnata valida In seguito ad una richiesta di trasferimento in memoria sul canale DMA, le linee di cache non corrispondono ai blocchi in memoria (perché sono stati cambiati) Occorre invalidare queste linee La ricerca in cache di un dato implica la verifica della validità del dato validità della linea 08/11/2007 Sistemi a Microprocessore A.A Cache: Lo stato della linea di cache Sistemi multitasking e memoria virtuale Al termine dell esecuzione di un processo il S.O sceglie quale processo attivo mettere in esecuzione In seguito all intervento del gestore della memoria centrale, il nuovo processo può sovrapporsi sullo spazio indirizzi ancora presenti in cache ma relativi al processo terminato. Le linee esistenti non sono più valide Per evitare di invalidare tutta la cache, si può abbinare al bit di validità l identificativo del processo La ricerca di un dato in cache prevede il confronto del bit di validità e la verifica dell ID del processo con quello correntemente in esecuzione Il costo di tale cache è maggiore dovuto alla memoria aggiuntiva necessaria per gestire l identificatore del processo che riferisce alla linea. 08/11/2007 Sistemi a Microprocessore A.A

37 Cache: Algoritmi di rimpiazzamento Gli algoritmi di rimpiazzamento sono necessari con cache con un associatività superiore a uno. La mappatura diretta ha un rimpiazzamento implicito con il funzionamento stesso. Si introduce un controllore che determina quale linea rimuovere (su base algoritmica) Tutti gli algoritmi si basano sull uso di contatori Il numero di contatori combinato alla loro dimensione fornisce una misura della complessità della logica usata per il rimpiazzamento Si considera una cache associativa a N vie con L linee per via 08/11/2007 Sistemi a Microprocessore A.A Cache: Algoritmi di rimpiazzamento La generica posizione è indicata con I L in corrispondenza della quale si trova le N linee corrispondenti alla N vie Le vie sono numerate da 0 a N-1 Le linee (allineate lungo le N-1 vie) sono indicate come l 0, l 1,, l N-1 l i,j indica linea i sulla via j V i,j indica il bit di validità associato a l i,j (1 = linea valida). In totale si hanno LxN bit di validità. In presenza di più miss sulla stessa linea occorre stabilire un criterio di selezione Definizione: Si definisce via prioritaria la via più a sinistra (con indice più basso) tra tutte quelle non valide. 08/11/2007 Sistemi a Microprocessore A.A

38 Cache: Algoritmi di rimpiazzamento Algortimi possibili: LRU (Least Recently Used) Si rimpiazza la linea non utilizzata da più tempo, è molto probabile che il codice/dati nella linea sono poco frequentati dall esecuzione del programma Complessi e costosi da realizzare FIFO (First In First Out) Si assume un modello di esecuzione del programma di tipo sequenziale Media complessità RAND (Random) Si rimpiazza in modo casuale Semplice da realizzare 08/11/2007 Sistemi a Microprocessore A.A Cache: Sostituzione randomica In caso di miss occorrerebbe generare un numero a caso compreso tra 0 e N-1. La generazione casuale prevede una rete logica complessa Considerando che i miss avvengono in modo casuale rispetto a tutte le linee di cache Si usa un contatore C unico per la cache Il contatore è modulo N-1 La scelta della linea da rimpiazzare (miss) avviene guardando prima tra le linee non valide Se le N linee alla posizione l sono tutte valide si seleziona la linea sulla via il cui numero d ordine uguaglia il contatore. Il contatore viene quindi aggiornato. In caso di hit non succede niente 08/11/2007 Sistemi a Microprocessore A.A

39 Cache: Sostituzione randomica Hit: non succede niente; Miss: esistono linee non valide? Sì: j indice della via prioritaria No: j C Sostituzione l j ; C (C+1)modN; V lj 1 Nota: La sostituzione di una linea comporta l affermazione del bit di validità 08/11/2007 Sistemi a Microprocessore A.A Cache: algoritmo LRU Ad ogni posizione I L di cache si assegna una lista ordinata di riferimenti In testa alla lista è riportata la linea riferita più di recente In coda quella riferita meno di recente La lista richiede N posti e ogni posto corrisponde ad un contatore modulo N. In totale si hanno L x N contatori Ogni contatore richiede un numero di bit pari a: log 2 N Nel caso di 2 vie serve un solo bit e in totale quindi N 08/11/2007 Sistemi a Microprocessore A.A

40 Cache: LRU Metodo dello stack Si assuma una cache a 4 vie Lo stack per ogni posizione I L è di 4 posizioni (vie) e ciascuna è gestita da un registro a 2 bit S 0 contiene la via riferita di recente e S 3 quella meno recente Lo schema seguente considera solo il caso di hit e non tiene conto del valid bit. Il segnale hclk (hit clock) è l impulso che deriva dall avvenuto hit. In j si ha il numero d ordine della via su cui è avvenuto l hit 08/11/2007 Sistemi a Microprocessore A.A Cache: LRU Metodo dello stack L aggiornamento dello stack in caso di hit prevede: Il numero di via j passa in S 0 e si sposta a destra la parte che sta alla sinistra del registro che conteneva j. Es: Hit su l 0 e stato dello stack pari a 1302 La configurazione diventa /11/2007 Sistemi a Microprocessore A.A

41 Cache: LRU Metodo dello stack L aggiornamento dello stack in caso di miss con linee tutte valide prevede: Portare l uscita di S 3 in S 0 e far scorrere a destra S 0, S 1 e S 2 La gestione del valid bit comporta una complicazione nell hardware 08/11/2007 Sistemi a Microprocessore A.A Cache: LRU Metodo dei contatori per linea Si assume una cache a 4 vie Ad ogni linea è associato un contatore per gestire l ordine di riferimento Si assume di rimpiazzare la linea non valida con via di ordine minore Nella tabella: C 0, C 1, C 2 e C 3 sono i contatori 08/11/2007 Sistemi a Microprocessore A.A

42 Cache: LRU Metodo dei contatori per linea In caso di hit si aggiornano i contatori Incrementando i contatori di valore più basso di quello della linea su cui si ha lo hit Si azzera il contatore In caso di miss Selezionare la prima riga non valida, o in mancanza, la linea con il contatore uguale a N- 1 Aggiornare i contatori come si fosse stato un hit sulla linea e portare il bit di validità a 1 08/11/2007 Sistemi a Microprocessore A.A Cache: LRU Metodo dei contatori per linea Sia C li (l=0,,l-1; i=0, N-1) il generico contatore preso dalla matrice di contatori C di dimensione L x N Si indichi con V lj il generico bit di validità preso dalla matrice V di pari dimensioni Si ha: Hit: j numero di via su cui si verifica lo hit per ogni i tale che C li < C lj : C li (C li +1)modN; C li 0 Miss: esistono linee vuote? Sì: j via prioritaria; No: j i tale che C li = N-1; per ogni i tale che C li < C lj : C li (C li +1)modN; C li 0; V lj 1 08/11/2007 Sistemi a Microprocessore A.A

43 Cache: LRU Metodo dei contatori per linea L algoritmo LRU basato sui contatori è molto costoso Occorrono molti contatori e una logica di controllo Problemi di spazio sull integrato della CPU 08/11/2007 Sistemi a Microprocessore A.A Cache: pseudo LRU Algortimo introdotto nella CPU Intel 486 Cache associativa a 4 vie Ogni via 2 KB, 16 Byte per linea per un totale di 128 linee per via Politica di scrittura: write-through/write-non allocate (le operazioni di scrittura aggiornano la cache solo in caso di hit di scrittura) Il rimpiazzamento si basa su 3 bit per la linea invece di 8 (come richiesto nel caso dei contatori, pari a 4) I tre bit B 0, B 1 e B 2 (bit LRU) sono utilizzati per creare un albero di decisione e aggiornati in caso di hit (lettura e scrittura) o miss in lettura Con l 0, l 1, l 2 e l 3 si indicano le linee nella generica posizione I L relative alle 4 vie 08/11/2007 Sistemi a Microprocessore A.A

44 Cache: pseudo LRU In presenza di un hit si aggiornano i bit B 0, B 1 e B 2 seguendo lo schema seguente: 1 B B 1 B l 0 l 1 l 2 l 3 0 Per avere un hit nella via 2 il valore dei bit assume la seguente configurazione: 0 x 1 il bit B 1 non viene modificato e rimane settato al valore che aveva prima dello hit. Ovvero, si aggiustano i solo i bit che Permettono di determinare la via più recente. 08/11/2007 Sistemi a Microprocessore A.A Cache: pseudo LRU Albero di decisione Decisione in caso di Miss 08/11/2007 Sistemi a Microprocessore A.A

45 Cache: pseudo LRU 08/11/2007 Sistemi a Microprocessore A.A Cache: LRU vs Pseudo Nel caso dell evento 10, l algoritmo LRU sostituisce l 1 mentre lo pseudo LRU l 2 Lo pseudo LRU a seguito di un miss che sostituisce in una delle due vie di sinistra predispone la sostituzione per un miss successivo sulle vie di destra Esempio: tutte le linee valide 4 hit ai gruppi l 0, l 1, l 2, l 3 in successione Stato dei bit 000 Cosa succede se avvengono due miss? Viene sostituito l 0 ed i bit aggiornati a 110 Viene sostituito l 2 invece di l 1 Partendo da 100 Hit 110 Hit 100 Hit 001 Hit /11/2007 Sistemi a Microprocessore A.A

46 Cache: tecnica FIFO La tecnica FIFO tiene conto solo dell ordine di ingresso in cache Occorre disporre un contatore per linea che conti modulo N Nel caso di una cache a 4 vie a N blocchi per via occorrono N contatori modulo 4 Counter C 0 Line 0 Line 0 Line 0 Line 0 C i Line i Line i Line i Line i N Vie 08/11/2007 Sistemi a Microprocessore A.A Cache: tecnica FIFO Quando la cache è vuota i contatori sono resettati (sono a 0) Al primo miss su la linea i il relativo contatore C i viene messo a 1 ed indica che al prossimo miss la via da utilizzare è la 1. Il blocco desiderato viene caricato nella via 0 Nel caso in questione i contatori sono a 2 bit in totale 2N bit L algoritmo FIFO deve quindi: In caso di hit lasciare tutto invariato In caso di miss: Controlli che esistano linee NON VALIDE tra quelle del generico insieme di linee i in caso affermativo elimina la linea della via prioritaria (quella più a sx) Se non esistono linee NON VALIDE sull insieme di linee selezionato, si seleziona la via più vecchia indicata dal contatore; la nuova linea viene caricata e il contatore incrementato di 1 08/11/2007 Sistemi a Microprocessore A.A

47 Cache: tecnica FIFO In virtù di quanto detto, l algoritmo si può scrivere come: Hit: non succede niente Miss: esistono linee vuote? sì: C via prioritaria sostituzione della riga in colonna C C(C+1)modN (bit di validità della linea 1) 08/11/2007 Sistemi a Microprocessore A.A Cache: tecnica FIFO Implementazione hw Miss i C o u n t e r Decoder W0 W1 W2 W3 Write 08/11/2007 Sistemi a Microprocessore A.A

48 Cache: Analisi Prestazioni Il tempo medio di accesso alla memoria in presenza della cache è dato dalla eq. T acc = h t c + m t p h tasso di hit, m tasso di miss (m=1-h) t c tempo di accesso in cache t p tempo di penalizzazione (somma del tempo di latenza della memoria centrale e del tempo necessario al trasferimento della linea in cache L equazione presenta 4 grandezze che forniscono altrettanti criteri di ottimizzazione 08/11/2007 Sistemi a Microprocessore A.A Cache: Analisi Prestazioni Criteri di ottimizzazione: Massimizzare il tasso di hit Minimizzare il tempo di accesso all informazione in cache (minimo tempo di hit) Minimizzare il ritardo dovuto a un miss (minimo tempo di penalizzazione) Minimizzare il tempo necessario per la gestione della coerenza delle cache per i sistemi multiprocessori o in sistemi con più livelli di cache 08/11/2007 Sistemi a Microprocessore A.A

49 Cache: Effetto della cache sulle prestazioni Si consideri il MIPS come indice di prestazione Indicato con T pi il tempo medio per eseguire completamente un istruzione (fetch + decodifica/esecuzione) espresso in µs (microsecondi) si ha MIPS = 1 / T pi Se il prelievo e la decodifica/esecuzione non si sovrappongono si può considerare T pi = T m + (n ex /f) Dove T m è il tempo medio di accesso alla memoria n ex è il numero medio di cicli di clock per decodificare ed eseguire l istruzione f è la frequenza di clock 08/11/2007 Sistemi a Microprocessore A.A Cache: Effetto della cache sulle prestazioni Indicato con N il numero di cicli dalla CPU per leggere in memoria e con N w gli eventuali cicli di attesa: T m = (N + N w )/f Pertanto sostituendo si ha MIPS = f/(n + N w +n ex ) Il massimo di prestazione si ha per N=1 e N w =0 Nel caso di N=1 e n ex =1 un ciclo di attesa abbatte del 33% le prestazioni Con pipeline dove N+ n ex =1 un ciclo di attesa dimezza le prestazioni 08/11/2007 Sistemi a Microprocessore A.A

50 Cache: Effetto della cache sulle prestazioni - Conclusioni Una cache ben progettata deve avere un t c che consenta di accedere in un ciclo di clock in caso di hit e un T acc molto basso Su T acc influiscono m e t p Questi parametri risentono della dimensione, dell organizzazione e la modalità di gestione della cache 08/11/2007 Sistemi a Microprocessore A.A Cache Elementi che influenzano le prestazioni Il miss rate m è influenzato principalmente da: La dimensione della cache La dimensione della linea Il grado di associatività Tuttavia vanno considerati: L algoritmo di rimpiazzamento Il precarimento La scrittura in memoria centrale (write-through/copy back) Cache divisa o unificata Cache su più livelli Il posizionamento della cache (cache fisica o virtuale) La multiprogrammazione Le operazione di I/O Single o multi core 08/11/2007 Sistemi a Microprocessore A.A

51 Cache: La dimensione della cache A dimensioni maggiori corrisponde una probabilità maggiore di trovare l informazione 08/11/2007 Sistemi a Microprocessore A.A Cache Elementi che influenzano le prestazioni: la dimensione della linea A dimensioni maggiori della linea corrisponde un aumento della capacità della cache di giovare della località spaziale ma diminuisce il numero di linee allocate in cache con conseguente diminuzione della probabilità di ritrovare l informazione in tempi successivi (diminuisce la località temporale) All aumentare della dimensione si ha un ritardo nella lettura dalla memoria con maggiore probabilità di copiare dati inutili (istruzioni non eseguite e dati non utilizzati) La dimensione di linea è il compromesso tra un alto h e un basso t p 08/11/2007 Sistemi a Microprocessore A.A

52 Cache Elementi che influenzano le prestazioni: Associatività Con l aumentare del grado di associatività migliorano le prestazioni Diminuiscono i conflitti tra le linee nella stessa posizione relativa diminuisce m Ma aumentano i tempi di ricerca della linea Più alto è il grado di associatività e più la logica di gestione si complica Rispetto alla mappatura diretta h è più alto nelle cache associative La differenza tende ad annullarsi al crescere della dimensione della cache 08/11/2007 Sistemi a Microprocessore A.A Cache Elementi che influenzano le prestazioni: Associatività Il problema del trashing nelle cache associative si manifesta quando un programma in esecuzione copre più di una linea L i in differenti blocchi di memoria In presenza di cicli ripetuti o salti tra queste linee si assiste ad un attività di continuo caricamento nella stessa posizione di cache Poiché costa meno accedere ad una parola direttamente in memoria che trasferire una linea di cache abbassamento delle prestazioni Per cache abbastanza grandi la probabilità che avvenga ciò è molto bassa Se comparate con le cache a mappatura diretta, quest ultime sono: Meno costose (non c è la logica di rimpiazzamento) Il tempo di accesso è inferiore (manca la logica) Il rimpiazzamento è guidato dal tipo di orgnizzazione 08/11/2007 Sistemi a Microprocessore A.A

53 Cache Elementi che influenzano le prestazioni: gli algoritmi di rimpiazzamento L algoritmo LRU è quello che offre le prestazioni migliori Le cache attuali sono a associative con gestione LRU o semplificata a 2, 4 o 8 vie. Il prelievo della linea: Gli algoritmi prevedono che la linea sia caricata quando è effettivamente richiesta (demand fecthing) Si può operare una tecnica di prefetch delle linea se si tiene conto della località temporale Un miss su una qualunque linea rende molto probabile un miss sulla linea successiva. Si può prelevare sia la linea richiesta che quella successiva 08/11/2007 Sistemi a Microprocessore A.A Cache Elementi che influenzano le prestazioni: gli algoritmi di rimpiazzamento Il prefetch: Sono possibili 2 realizzazioni 1. Utilizzo di un controllore e un buffer Il controllore legge la linea richiesta e la successiva Il buffer contiene la linea successiva in attesa che serva 2. Trasferire direttamente in cache anche la linea successiva Vantaggi: Diminuisce il tasso di miss nelle cache di grandi dimensioni E stato stimata una riduzione del 75-80% Svantaggi: Complessa logica del controllore Aumenta la memory pollution (inquinamento della memoria cache). La memoria contiene dati inutili mai utilizzati. 08/11/2007 Sistemi a Microprocessore A.A

54 Cache Elementi che influenzano le prestazioni: Cache divisa o unificata Conviene avere una cache per i dati e una per le istruzioni? Gli accessi alle istruzioni hanno un alto grado di località e sono di sola lettura: una cache istruzioni ha un h relativamente più elevato in presenza di pipeline occorre però raddoppiare la larghezza di banda del bus per consentire il fetch e la lettura/scrittura di un dato contemporaneamente uso inefficiente dovuto alla variazione da programma a programma della percentuale di memoria utilizzata dai dati e dalle istruzioni 08/11/2007 Sistemi a Microprocessore A.A Cache Elementi che influenzano le prestazioni: Cache divisa o unificata E stato provato sperimentalmente che una cache unificata si adatta meglio nella gestione dati e istruzioni Una cache unificata ha prestazioni superiori di una cache divisa di pari dimensioni La cache del 486 era unificata Il pentium ha una cache divisa 08/11/2007 Sistemi a Microprocessore A.A

55 Cache Elementi che influenzano le prestazioni: aggiornamento memoria centrale Write back Le scritture sono eseguite alla velocità della cache Scritture multiple nella cache richiede una gestione logica complessa e conveniente in ambienti multiprocessore Write through Logica più semplice Garantisce una coerenza dei dati rispetto a quelli presenti nella memoria di livello inferiore Valido per ambienti multiprocessore 08/11/2007 Sistemi a Microprocessore A.A Cache Elementi che influenzano le prestazioni: Cache multilivello La cache serve a ridurre il divario di velocità tra CPU e memoria centrale La necessità di grosse dimensioni per contenere informazioni utili si scontra con le esigenze di velocità si introducono livelli di cache successivi Cache a 2 livelli: La cache di primo livello è più veloce e tiene il passo della CPU Il secondo livello sarà di dimensioni maggiori per soddisfare la maggior parte delle richieste verso la memoria centrale 08/11/2007 Sistemi a Microprocessore A.A