Architettura dei sistemi di elaborazione: La CPU: Architettura (parte 2)

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1 Architettura dei sistemi di elaborazione: La CPU: Architettura (parte 2)

2 ALU L unità aritmetico logica o ALU rappresenta l apparato muscolare di un calcolatore, il dispositivo cioè che esegue le operazioni aritmetiche come la somma o la sottrazione, o quelle logiche, come l AND o l OR

3 ALU Una semplice ALU è realizzabile a partire da cinque blocchi elementari. x 1 x 2 x 1 Porta AND Porta OR y y 0 1 = op X 0 X 1 s 1 s 0 Y Cin A B + x 2 Porta NOT 2 X 2 X 3 Cout S x y Multiplexer Cella Adder

4 Implementazione operazioni aritmetiche Sottrazione: si può implementare come addizione con operandi rappresentati in complemento a due Moltiplicazione: si può implementare come somme successive Divisione: si può implementare come sottrazioni successive Quindi tutte le operazioni si potrebbero implementare solo con il circuito addizionatore, anche se poi le moltiplicazioni e le divisioni si realizzano, per motivi di velocità, con circuiti sequenziali ad hoc.

5 ALU (bit slice) op a 0 op y a AND b a OR b 1 y (a+b+cin) mod 2?? b + 2 op seleziona il tipo di operazione (la configurazione 11 non è ammessa-prevista)

6 ALU a 32 bit (bit slice) op a 0 b 0 ALU0 y 0 a 1 b 1 ALU1 y 1 a 31 b 31 ALU31 y 31

7 ALU (bit slice) a Inverti B op 0 1 y op InvertiB y a AND b A AND (NOT b) a OR b A OR (NOT b) (a+b+cin) mod 2 (a-b)* b * = rappresentazioni in complemento a 2

8 ALU a 32 bit Inverti B op a 0 b 0 ALU0 y 0 op Inverti B y a 1 b 1 ALU1 y A AND B A OR B A + B A-B a 31 b 31 ALU31 y 31 Per stabilire se si verifica overflow È sufficiente confrontare se in corrispondenza del MSB, apple Overflow detection Overflow

9 Supporto ALU per i salti Vogliamo ampliare la ALU in modo che sia in grado di rilevare la condizione a=b Tale condizione è utile per far eseguire istruzioni in modo condizionato (jump) Indichiamo con Zero la variabile binaria cosi definita: Zero=1 se e solo se a=b Per calcolare Zero osserviamo che a=b <-> a-b=0 Pertanto Zero=1 se e solo se tutti i bit dell operazione a-b sono nulli. Ossia, Zero coincide col mintermine m 0 definito sulgli n bit r 0 r n-1 che rappresentatno la differenza. Zero=m 0 = (not r 0 )(not r 1 ) (not r n-1 )= not (r 0 +r 1.. +r n-1 )

10 ALU a 32 bit Inverti B op a 0 b 0 ALU0 y 0 a 1 b 1 ALU1 y 1 Zero a 31 b 31 ALU31 y 31 Overflow detection Overflow

11 Parallelismo Un modo per accelerare il funzionamento dei chip e aumentare la velocita del clock e i ricercatori utilizzano il parallelismo, nel tentativo di eseguire due o piu operazioni contemporaneamente per ottenere maggiori prestazioni con la frequenza di clock a disposizione. Ci sono due tipi di parallelismo: 1. a livello di istruzioni, in modo da eseguire piu istruzioni al secondo 2. a livello di processore facendo lavorare CPU multiple sullo stesso programma.

12 Parallelismo a livello di istruzioni Per eseguire piu istruzioni parallelamente si usava un prefetch buffer, che le prelevava invece di aspettare la lettura completa della memoria. Quindi il processo si divideva in due parti: lettura della memoria e esecuzione. Mentre la tecnica di pipeline divide l esecuzione delle istruzioni in molte fasi, ognuna delle quali viene gestita da una parte di hardware. Ogni fase e chimata stadio. lettura delle istruzioni decodifica delle istruzioni lettura degli operandi esecuzione istruzioni scrittura Il primo stadio legge le istruzioni della memoria e le mette in un buffer, il secondo decodifica l istruzione determinandone il tipo e gli operandi. Mentre il terzo stadio individua e recupera gli operandi dai registri o dalla memoria, il quarto esegue le istruzioni facendo passare gli operandi nel data path. Infine l ultimo stadio invia i risultati al registro adatto. In questo modo ad ogni clock possono essere eseguite fino a 5 istruzioni differenti. La pipeline permette un compromesso tra la latenza (tempo impiegato per eseguire un istruzione) e la capacita elaborativa del processore (quanti MIPS Mega Instruction Per Second - ha la CPU).

13 Pipeline Oltre ad una pipeline singola che divide l esecuzione delle istruzioni in molte fasi esistono anche delle pipeline doppie. lettura delle istruzioni decodifica delle istruzioni lettura degli operandi esecuzione delle istruzioni scrittura decodifica delle istruzioni lettura degli operandi esecuzione delle istruzioni scrittura Nella CPU e possibile configurare una doppia pipeline; in questo caso nello stadio di lettura vengono lette due istruzioni alla volta. Le due istruzioni non devono pero entrare in conflitto sull uso delle risorse e devono essere tra loro indipendenti. La pipeline principale prende il nome di pipeline U, mentre la secondaria prende il nome di pipeline V. Quando le due istruzioni non possono essere lette parallelamente viene utilizzata soltanto la prima pipeline. Con l ottimizzazione delle pipeline si sono creati anche processori conteneti pipeline multiple.

14 Pipeline a) Una pipeline a 5 stadi b) Lo stato di ogni stadio in funzione del tempo illustrato su 9 cicli di clock

15 Pipeline Multiple Con le CPU di piu alto livello, viene utilizzata una singola pipeline con unita funzionali multiple. Ad esempio il Pentium II ha un processore con cinque unita funzionali. ALU ALU lettura delle istruzioni decodifica lettura operandi LOAD scrittura STORE Floating point Le unita funzionali dello stadio 4 richiedono molto piu tempo di un ciclo di clock, soprattutto quelle che eseguono il floating-point.

16 Parallelismo con CPU Multiple Il parallelismo delle istruzioni non riesce a velocizzare molto il processore e quindi possono essere usati anche processori paralleli. Un array processor e composto da un gran numero di processori identici che eseguono la stessa sequenza di istruzioni su un insieme di dati diverso. Il primo esempio di array processor fu quello dell universita dell Illinois chiamto ILLIAC IV. Un vector processor appare al programmatore come un array processor molto efficente ma tutte le operazioni di addizione vengono eseguite da un sommatore unico dotato di molte pipeline. Sia l array processor sia il vector processor lavorano su array (matrici) di dati. Entrambi eseguono singole istruzioni; mentre il primo lo fa avendo tanti sommatori quanti elementi ci sono nel vettore. Il vector processor ha un registro vettoriale, cioe un insieme di registri tradizionali che si possono leggere dalla memoria in una sola istruzione. Mentre gli array processor sono in diminuzione, I processori vettoriali si possono aggiungere ad altri processori; il risultato e che le parti del programma che si possono vettorizzare sono eseguite piu velocemente mentre le altre sono eseguite su un processore tradizionale.

17 Parallelismo Array Processor

18 Parallelismo con CPU Multiple a) Single-bus multiprocessor. b) Multi-CPU con memorie locali.

19 Trend di Evoluzione Legge di Moore Nel 1965 Gordon Moore (che con Robert Noyce e Andy Groove fonderà Intel nel 1968) in un articolo sulla rivista Electronics ipotizzò che l aumento della capacità elaborativa (intesa come numero di transistori nel singolo chip) sarebbe continuato, per tutti gli anni 70, al ritmo di un raddoppio ogni 12 mesi. Nel 1975 Moore fece una prima correzione: raddoppio ogni 2 anni. A fine anni 80 si corresse ancora e diede la stima che tutt oggi è il metro di misura e l obiettivo per le aziende che operano nel settore: raddoppio ogni 18 mesi.