bus interno bus esterno bus di sistema

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1 Il bus di sistema, presente in tutti i calcolatori, è composto fili in rame in funzione del indirizzamento e del n di bit dati realizzati sulla scheda madre. Dotato di connettori separati ad intervalli regolari per l innesto dei moduli di memoria e di I/O presenti su entrambe le facce della scheda veid fig. 1. Si tratta di una serie di connessioni elettriche ognuna delle quali può trasmettere cifre binarie (0 o 1) in successione, l'insieme delle quali (che può essere o meno interpretato come un valore numerico) è interpretato dai vari componenti del sistema secondo protocolli prestabiliti. Un bus che collega 2 componenti appartenenti alla stessa scheda integrata è detto bus interno (internal bus) (di solito proprietario), se collega due componenti generici è detto bus esterno (external bus). Se c è un solo bus esterno è detto bus di sistema (system bus). Il bus di sistema si divide in quattro bus minori: bus alimentazione bus dati bus indirizzi bus controlli Il motivo per cui gli elaboratori dispongono in genere di un solo bus è semplice: l'architettura a più bus, proposta teoricamente agli albori dell'informatica da John von Neumann nel 1945, non è praticamente realizzabile, visto l'altissimo numero di connessioni che sarebbero necessarie. Fig.1 slot PCI (Bianco pin, possono aver alim a 5V 3.3 V e universali con la tacca che divide le due parti che entra in ogni slot. Si noti che se una scheda con connettore PCI da connetter al PC non entra è perchè la tacca di separazione è posta a distanze sul PCI 5V rispetto al PCI 3.3 (sono ttutti e tre con frequenza di ck detto interno 33MHz pari a Data Bus e Abus condivisi sullo slot e quindi necessario tranceiver per commutar il funzionamento del bus da ABus a DBus. PCI x 66MHz (3,3V alimentazione.i pin di interupt e altri come il controllo del tranceiver riferiscono sempre al microc arbitro o south bridge installato sulla scheda madre. Se un connettore di una scheda no entra nello sloto sulla scheda madre non continuare aprovare non deve andare dentro di forza magari limando l eccedenza dels etto di separazione perchè esso serve proprio per distinguere le varie tecnologie costruttive dei connettori PCI suesposte. La scheda installata forzando lo slot rischia di rompersi se la V di alim è sup a quella nomina e certo non funzionerebbe anche se la tezione di alimentazione prevista per la scheda da interfaccaire conin PC è superiore quella presente sul pin di alimentzione dello slot sul pc. Non si avrebbe un guasto ma la mancanza dl funzionamento corretto della scheda. Per la PCI express di passa a una fck= 133MHz. La trasmissione dati per via parallela incontra difficoltà allorquando si debba uscire con un cavo parallelo ex LPT (Porta parallela usata un tempo per il collegamento di stampanti e scanner, già con cavi molto

2 corti dell ordine di qualche metro si rischiano interferneze sulle linee a causa del loro numero e della loro stretta vicinanza cosicche per induzione elettromagnetica si possono avere delle variazione sui bit che tranzitano in parrallelo su ogni linea contemporaneamente. Si è perciò passati col tempo a realizzare interconnessioni fra pc e periferica esterna via cavo in modalità seriale, vale a dire dati in parallelo sul bus entrano all intenro di un dispositivo sequenziale di norma un cosiddetto registro di tipo PISO (Parallel Input Serial Output) in cui ogni bit viene memorizzato all intenro di un FF di tipo per es D (vedi Par. Circuiti sequenziali/introduzione Latch e Flip flop e par contatori e registri) IDE: integrated drive electronics standard (Uno standard è anche una consuetudine non regolamentata che si sviluppa e si diffonde come se lo fosse x es il TCP/IP)) progettato per bus ISA paralleli ( Industry Standard Architecture), altri bus paralleli connessi su slot nominati nello stesso modo sono ad es i PCI (normali, PCI express e X) e AGP (il primo peripheral component interconnect, il secondo Accelerated Graphics Port (Intel) ) Dei connettori seriali si ricorda il bus USB e USB ad alta velocità (univrsal serial bus) che a monte del connetore vero e proprio prevede un componente hardware che realizza in sincrinia con il ck la serializzazione dei dati vedi fig 2 seguente registri piso SPI: SERIAL Peripheral interface UDP: user datagram protocol TCP/IP: 1. latch e flip flop Latch S-R con EN (Enable,abilitazione)

3 fulzione di un latch S-R (semplice senza EN vedi libro di testo ed appunti) in config di interruttore antirimbalzo si osserva che il latch a valle di A-B è in porte NOR infatti la condizione 0-0 è memoria altrimenti il circuito non sarebbe antirimbalzo e dovrei mettere il deviatore in configurazione di pull-up con porte NAND:

4 Latch D con EN

5 I flip flop sincroni si distinguono in due sotto categorie: trasparenti sul livello del clock S-R e trasparenti sul fronte di salita (e/o discesa) del segnale di clock D J-K e T Fig.2 FF-D master slave

6 Fig.3 FF-J-K Fig.4 FF T; 2. Clock, Duty cycle, PWM inserire esercitazione pwm di arduino