La porta seriale nei PC

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1 SOMMARIO GENERALITÀ SUI REGISTRI A SCORRIMENTO (SHIFT-REGISTER)...2 Applicazioni...3 Caricameno asincrono di un flip-flop...4 Inerfaccie seriali...6 Proocollo di comunicazione asincrono...6 Riceviore asincrono...7 La pora seriale nei PC prof. Cleo Azzani IPSIA Moreo Brescia maggio 999

2 Generalià sui Regisri a Scorrimeno (shif-regiser) I regisri a scorrimeno o shif-regiser di seguio abbreviai con la sigla SR, sono circuii sequenziali sincroni cosiuii da flip flop connessi ra loro in cascaa così da cosiuire una caena (gli anelli della quale sono i bisabili) ; a seconda del modo di funzionare si disinguono in :. shif regiser di ipo SIPO (serial in parallel ou) 2. shif regiser di ipo PISO (parallel in serial ou) 3. shif regiser di ipo SISO (serial in serial ou) 4. shif regiser di ipo PIPO (parallel in parallel ou) S.I.P.O. Ingresso Seriale Clock Uscie Parallelo (4 bi) A B C D FF FF2 FF3 FF4 J K J K J K J K fig. Esempio di Shif Regiser a 4 bi realizzao con flip flop JK Un esempio di SR di ipo SIPO a 4 bi è riporao in figura. Si noi che i quaro flip flop JK che cosiuiscono la caena sono connessi in cascaa infai le uscie del bisabile FF sono connesse agli ingressi J e K di FF2 e così via. Il dao D che giunge sull ingresso seriale dello SR (vedi fig. 2) viene memorizzao sul frone di salia del segnale di clock comune a ui i flip flop e risula disponibile sull uscia A dello SR ; al secondo frone di salia del clock il dao si sarà rasferio sull uscia B dello SR, al erzo frone di salia il dao si sarà rasferio sull uscia C dello SR e così via. Se n rappresena il numero di flip flop che cosiuiscono lo SR, dopo n clock il dao D raggiugerà l ulimo flip flop della caena, conemporaneamene il dao campionao in ingresso sul secondo clock giungerà sull uscia C, quello campionao sul erzo clock giungerà sull uscia B e quello campionao sul quaro clock giungerà sull uscia A. Le uscie dello SR rappresenano quindi le isananee effeuae sul segnale di ingresso ad inervalli regolari di empo deerminai dal periodo del segnale di clock. In fig. 3 è rappresenao uno schema funzionale dello SR di ipo SIPO. CLK SI A B C D fig Lo SR di ipo SIPO è l elemeno base per cosruire Uscie Parallele 0 2 N converiori seriale/parallelo ossia disposiivi capaci di rasformare un segnale digiale proveniene da una sorgene (rasmeiore seriale) in un segnale parallelo (bi SER.IN disponibili in conemporanea su n linee). CLO S.I.P.O. Il messaggio e disponibile sulle uscie parallele solo dopo RESET che lo SR ha ricevuo n clock. Il messaggio si conserva inegro solo per un periodo di fig. 3 Schema funzionale di uno shif regiser SIPO clock; il disposiivo ricevene deve percio provvedere con la massima empesivià a leggere il dao dal SIPO prima che esso venga deeriorao dal sopravvenire Cleo Azzani 2

3 del messaggio successivo ( framing error ). E chiaro che la frequenza di clock del riceviore deve essere pari alla velocià di rasmissione seriale della sorgene. A iolo di esempio, in fig. 3, viene presenao un esempio concreo di CLK CLK riceviore sincrono a 6 bi U3 realizzao con componeni della U2 A H A H famiglia TTL. Esso impiega il LS64 LS64 circuio inegrao 74LS64 (SIPO a SERIAL DATA 8 bi) ed il circuio inegrao SI 74LS374 regisro parallelo a 8 bi; CLO CLK ques ulimo e sao inrodoo per A B R A B R CLR accrescere il empo a disposizione RESET UA dell unià ricevene per effeuare la UB leura del messaggio ricevuo dal 74LS04 si-po (6 periodi di clock). Due A D U6 74LS04 LS93 SIPO a 8 bi connessi in cascaa A B RES consenono di realizzare un SIPO a 6 bi; clock e clear vengono fornii in conemporanea ai due si-po. Il conaore 74LS93 binary up fig. 3 Esempio di Riceviore Seriale Sincrono a 6 bi couner, ogni 6 clock fornisce, araverso la no UA 74LS04 un frone di salia ai due resisri 74LS374 provocando cosi la memorizzazione del dao proveniene dai SIPO. Le due no 74LS04 vengono qui impiegae per armonizzare le esigenze di sensibilià ai froni dei vari circuii inegrai che compaiono nel circuio. La conemporaneià fra rese del conaore 74LS93 e quella dei 74LS64 assicura il sincronismo fra conaore e SIPO. Applicazioni Esempi di riceviori di informazioni seriali sono le pore seriali di un PC che possono essere uilizzae ad esempio per ricevere il dao proveniene dal mouse che si compora da rasmeiore seriale ma che possono essere uilizzae per ricevere i dai provenieni da un disposiivo remoo inerfacciao ramie MODEM e linea elefonica. Si supponga di corredare ogni bisabile presene nello shif regiser di una circuieria di caricameno asincrono come indicao in figura 4; si supponga di conneere fra loro i vari segnali di load al fine di sincronizzare l operazione di caricameno enro lo shif regiser; si viene così a realizzare un regisro a scorrimeno di ipo PISO (parallel in/serial ou). Generalià Un regisro a scorrimeno di ipo PISO riceve i dai provenieni da una sorgene digiale parallela e li rasforma in una sringa di bi serializzai prelevabile sulla uscia n. La frequenza di clock deermina la velocià di rasmissione del regisro a scorrimeno ossia il numero di bi emessi dall uscia n nell unià di empo. E possibile perciò araverso gli ingressi p0, p, pn caricare enro il regisro un U4 PARALLEL OUT 0-7 PARALLEL OUT U5 0 7 D0 LS374 SER.IN CLO RESET D7 OC P0 P P2 D0 LS374 P.I.S.O. ENTRATE PARALLELO D7 OC PN N SERIAL OUT Cleo Azzani 3

4 deerminao messaggio proveniene da una sorgene dai parallela; il segnale abilia l operazione di caricameno. Il segnale di clock provoca lo scorrimeno dei dai che fuoriescono in modo seriale dall uscia n dello shif regiser. Caricameno asincrono di un flip-flop In fig. 4 è riporao lo schema araverso il quale è possibile effeuare il caricameno asincrono di un bisabile. Per caricameno asincrono si inende la procedura araverso la quale un deerminao valore (0 o ) viene inserio all inerno di un flip-flop in assenza di clock. Osservando la fig.4 si noi che il bisabile JK di figura è doao di ingressi di prese e clear asincroni, aivi a livello basso. Se all ingresso PD applico un livello 0, L uscia di U si pora a livello ; l uscia di U2 si pora a livello 0 quando anche l ingresso passa a livello ; poiché U2 è collegao sull ingresso di rese di U4, ne deriva che l uscia del bisabile passa a livello 0. Se all ingresso PD applico un livello, L uscia di U2 si pora a livello ; l uscia di U si pora a livello 0 quando anche l ingresso passa a livello ; poiché U è collegao sull ingresso di prese di U4, ne deriva che l uscia del bisabile passa a livello. Se l ingresso viene enuo a 0, enrambe le uscie di U e U2 sono a livello ; ciò impedisce che nel bisabile JK possa essere caricao un qualunque livello logico (0 o che sia). N.B. L operazione di caricameno di un dao enro un bisabile deve avvenire quando il segnale di clock è inaivo alrimeni si corre il rischio di disruggere l informazione proveniene dagli ingressi sincroni J e K. All ingresso dovrà perciò essere applicao un segnale aivo a di breve duraa e collocao emporalmene durane le fasi di inaivià del clock. In fig. 5 sono riporai in un grafico le evoluzioni emporali di nel empo, una vola assegnao l andameno di PD nell ipoesi che sia J=K=0. Clock J=K= Clock J=K=0 Si noi che il segnale di diviene aivo in inervalli di empo in cui il segnale di clock risula PD PD inaivo. PD U U2 J S K R CARICAMENTO ASINCRONO DI UN BISTABILE PD (n) NOTE X 0 (n-) memorizza 0 0 rese prese In fig. 6 sono riporai in un grafico le evoluzioni emporali di nel empo, una vola assegnao l andameno di PD nell ipoesi che sia J=K=. fig. 6 fig.5 Cleo Azzani 4

5 A iolo di esempio, in fig. seguene, viene presenao un esempio di rasmeiore sincrono a 6 bi realizzao con componeni della famiglia TTL. Esso impiega due circuii inegrai 74LS66 (PISO a 8 bi) connessi in cascaa. Ogni 6 clock il rasmeiore si svuoa ed è possibile caricare un nuovo dao da rasmeere. Il segnale di deve però giungere al PISO fra il 6 e il 7 clock ossia prima che inizi la rasmissione del successivo messaggio. Con una ecnica di CLO RESET progeo simile a quella del riceviore a 6 bi (SIPO) di fig. 3 è possibile doare il rasmeiore di apposio regisro parallelo di ingresso a 6 bi (due 74LS374 con clock in comune) e di conaore modulo 6 connesso al clock e al dei 74LS66. Così facendo chi deve rasmeere il dao non ha la necessià di sincronizzarsi fra il 6 e il 7 clock ma deposia quando meglio riiene opporuno, il dao a 6 bi nella coppia di 74LS374 di ingresso; il conaore modulo 6 dopo che sono sai rasmessi ui i bi conenui nella coppia di shif regiser, provvede a caricare in auomaico enro gli shif regiser il dao a 6 bi proveniene dalla coppia di 74LS374. Il ciclo può così ripeersi indefiniamene. U4 3 74LS66 H S H S C I /L C E L N L R A B C D E F G H K H D R P0 P PARALLEL IN SERIAL OUT U3 3 74LS66 H S E R A B C D E F G H P P5 S H C I / C LK N L L H D R SERIAL OUT Cleo Azzani 5

6 Inerfaccie seriali Nel caso di inerfaccia seriale, un disposiivo rasmeiore viene connesso ad un riceviore araverso un numero ridoo di conduori generalmene re (linea RX, linea TX, Signal GND). Il numero sale a quaro se viene aggiuna anche la linea di CLO. Diciamo che la connessione si dice SINCRONA nel caso in cui sia presene il segnale di CLO e ASINCRONA nel caso in cui sia assene. B-RATE T-bi T-bye T-pag 50 6,67 ms 53,33 ms 06,67 s 300 3,33 ms 26,67 ms 53,33 s 600,67 ms 3,33 ms 26,67 s 200 0,83 ms 6,67 ms 3,33 s ,42 ms 3,33 ms 6,67 s ,2 ms,67 ms 3,33 s ,7 us 833,33 us,67 s ,08 us 46,67 us 0,83 s ,04 us 208,33 us 0,42 s ,29 us 346,32 us 0,69 s ,76 us 238,0 us 0,48 s ,36 us 38,89 us 0,28 s Nelle rasmissioni seriali si definisce la velocià di rasmissione o baud rae essa esprime il numero di bi che vengono rasmessi o ricevui in un secondo. L unià di misura è il BAUD. Baud rae = N bi sec BAUD = bi sec Nella abella a fianco sono riporai alcuni fra i BAUD RATE più comuni con abbinao il empo necessario per rasmeere un bi T-bi, di un bye T-bye e di 2000 caraeri T-pag (una pagina video di 25 righe di 80 caraeri ciascuna) su linea seriale Proocollo di comunicazione asincrono Nel proocollo seriale asincrono il rasmeiore non invia il clock al riceviore. In figura è riporao la sruura di un dao asincrono che fuoriesce da un inerfaccia seriale. DATO "9" ASCII $39 8E2 MARK SPACE 0 D0 D D2 D3 D4 D5 D6 D7 PAR S S2 START BIT DI STOP MESSAGGIO 8 BIT Innanziuo dobbiamo precisare che quando il rasmeiore è in condizioni di riposo idle esso emee sulla linea seriale un livello denominao MARK (erminologia legaa al mondo delle elescriveni). L inizio della rasmissione è segnalao dal bi di START (bi a livello 0 o SPACE) che serve ad aivare sul riceviore il processo di ricezione. Cleo Azzani 6

7 Segue il messaggio vero e proprio che può essere cosiuio da un minimo di 5 fino ad un massimo di 8 bi. I bi che compongono il messaggio fuoriescono dalla pora seriale nell ordine D0, D, D2..., D7 (nel caso si 8 bi). In coda al messaggio bi di parià. Va precisao che il bi di parià può esserci START sempre SPACE 0 oppure no; inolre il rasmeiore può DATO bi - generare un bi di conrollo di parià PARI PARITA N - E - O (Even) o DISPARI (Odd). STOP MARK Da ulimo il oppure i bi di STOP rappresenai da un livello o MARK. I bi di STOP possono essere -,5-2. In figura è riporao un grafico che si riferisce alla rasmissione seriale del caraere ASCII 9 ($39) nel formao 8E2 (8 bi + parià Even pari + 2 sop). Il messaggio di lunghezza minima è rappresenao da un caraere rasmesso nel formao 5N (7 bi); quello di lunghezza massima è rappresenao da un caraere rasmesso nel formao 8E2 (2 bi). Riceviore asincrono Si premee che è necessario programmare sia il riceviore che il rasmeiore in modo che venga supporao lo sesso ipo di rasmissione : a) sessa velocià o BAUD rae; b) sesso formao (sesso numero di bi del messaggio, sesso ipo di parià, sesso numero di bi di sop. Il clock alla pora seriale è di solio fornio da un apposio generaore quarzao (Baud Rae generaor) che alimena la pora con un onda quadra a frequenza pari a 6 vole la velocià di rasmissione (53600 Hz nel caso di 9600 baud). Ogni bi rasmesso richiede quindi 6 clock per venire emesso dal Trasmeiore o ricevuo dal Riceviore. Il riceviore seriale, non appena avvere il passaggio da a 0 della linea dai, si predispone per la ricezione del messaggio: ) per sincronizzarsi correamene sul messaggio rasmesso, RX legge il livello logico presene sulla linea dai dopo che sono rascorsi 8 clock a parire dal frone di discesa (segnale di START); ne consegue che la leura è effeuaa al cenro del bi in una siuazione di equidisanza fra il frone di sinisra (segnale di START) e quello evenualmene di desra (caso in cui D0=). Evenuali piccole differenze fra la frequenza di clock del rasmeiore e quella del riceviore, possono Cleo Azzani 7

8 produrre solo leggeri sposameni dell isane di campionameno che porà essere collocao o in avani oppure indiero rispeo alla posizione cenrale del bi. 2) i bi successivi vengono lei a disanza di 6 clock dalla leura effeuaa sul bi di START. 3) il riceviore si predispone a ricevere ani bi quani sono i bi previsi dal formao (7 nel caso di formao 5N; 2 nel caso di formao 8E2, ec. ) e ovviamene effeua un conrollo rigoroso sulla sruura del dao ricevuo (presenza del bi di START, dell evenuale bi di PARITA e del numero di bi di STOP previsi dal formao); 4) Il riceviore può segnalare re ipi di errore: a) PE Pariy Error : bi di parià non correo; b) FE Framing Error : la sruura del dao ricevuo non è conforme al formao previso (generalmene queso errore è originao da un bi di STOP non valido); c) OE Overrun Error : sovrapposizione dei dai nel riceviore (causao dal fao che non si è provveduo in empo a svuoare il regisro di ricezione dai); Conneori delle pore seriali: DB9 e DB25 Due sono i conneori più frequenemene usai il conneore DB9 (9 poli maschio a vaschea) e il conneore DB25 (25 poli maschio a vaschea). Cleo Azzani 8