Circuiti Combinatori circuiti combinatori sono circuiti nei quali le uscite dipendono solo dalla combinazione delle variabili logiche presenti nello stesso istante all ingresso Essi realizzano: Operazioni numeriche tra i dati (somma, sottrazione, moltiplicazione, divisione) ndirizzamento e selezione dati (decodificatori, codificatori, multiplexer, demultiplexer) Funzioni logiche (unità logiche, reti logiche programmabili)
Organizzazione dei Circuiti Combinatori circuiti combinatori sono di solito organizzati in base a strutture regolari mediante interazione di blocchi funzionali elementari ingressi Matrice (indirizzamento e selezione) uscite i i j j k k bit-slice bit-slice bit-slice i j k it-slice (elaborazione sui dati a blocchi uguali in parallelo)
nterfacciamento dei Circuiti Combinatori ingressi circuito combinatorio uffer di ingresso-uscita uscite Le porte logiche elementari sono più semplici di quelle viste nelle famiglie logiche standard al fine di ridurre la complessità. Si affida quindi a stadi esterni di buffer il compito di interfacciare il circuito combinatorio con altri circuiti garantendo fan-out, livelli logici e margini di rumore adeguati.
Circuiti sommatori 0+0=0 +0= 0+= +=0 riporto S C 0 0 0 0 0 0 0 0 0 Somma binaria su due bit con riporto La somma S di due addendi è realizzata dalla funzione XOR (OR esclusivo) S = e il riporto C (carry) è dato dalla ND delle variabili C =
00+ (5) 00 (6) 0 () riporto Circuiti sommatori C S C i i i- i i 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Somma binaria su 4 bit con riporto S i = C i ( ) + C ( ) i i i i i = C i i i C i = i i + C i ( ) i
OR Esclusivo ( + ) = + + = + + = + = + Realizzazioni circuitali +
OR Esclusivo Realizzazioni circuitali + + + S C n questa configurazione è disponibile anche il riporto C
OR Esclusivo Realizzazioni circuitali + + + ECL ECL + + + (wired-or) n logica ECL open collector la OR finale è cablata
Semi-addizionatore (half-adder) L insieme di una porta XOR ed una ND costituisce un semi-addizionatore in quanto consente di effettuare la somma di due bit generando il riporto ma senza tener conto del riporto precedente halfadder
ddizionatore completo (full-adder) L insieme di due semi-addizionatori ed una porta OR costituisce un addizionatore completo in quanto consente di effettuare la somma di due bit generando il riporto e tenendo conto del riporto precedente. C + C - S halfadder halfadder ( )C - C - S C - C
ddizionatori e sottrattori + + + + + + + + a) ddizionatore ad N bit b) Sottrattore ad N bit
Comparatori comparatori verificano, bit per bit, l uguaglianza di due numeri binari e sono basati sulle porte XOR e XNOR. Nella versione XOR l uscita della OR è alta se una qualsiasi coppia di bit delle parole e non coincide Nella versione XNOR l uscita della ND cablata è bassa se una qualsiasi coppia di bit delle parole e non coincide 2 2 3 3 4 4 a) Versione con XOR e OR b) Versione con XNOR e ND cablata
Decodificatori l decodificatore (decoder) seleziona l uscita in funzione di una parola in ingresso secondo una assegnata legge di attribuzione. Un decodificatore binario presenta N bit di ingresso e 2 N linee di uscita ciascuna delle quali corrisponde ad una sola delle parole di ingresso. indirizzo di n bit decodificatore n 2 linee di uscita En E presente inoltre un ingresso di abilitazione
Decodificatori ngressi Uscite E n 0 0 2 3 0 X X 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Decodificatore binario a 2 bit Tabella di verità
Decodificatore binario a 2 bit: Realizzazione dei decodificatori = = = = 0 0 ; 0 ; 2 0 ; 3 0 0 0 n questo caso la linea di uscita selezionata è quella alta 2 3 Si noti la presenza degli invertitori, anche ridondante, per ogni ingresso E n Realizzazione a porte ND
Decodificatore binario a 2 bit: Realizzazione dei decodificatori Realizzazione a porte NND n questo caso la linea di uscita selezionata è quella bassa Realizzazione a porte NOR n questo caso la linea di uscita selezionata è quella alta
Schema circuitale dei decodificatori 0 2 3 7 2 2 0 0 Decodificatore binario a 3 bit a porte NOR in logica NMOS
Schema circuitale dei decodificatori 0 2 3 Le uscite sono inviate ad invertitori TTL-Schottky che ripristinano i valori logici e consentono il pilotaggio di carichi capacitivi elevati 7 2 2 0 0 Decodificatore binario a 3 bit tipo ND con diodi Schottky
Codificatori n 2 linee di ingresso codificatore parola di n bit in uscita Codificatore binario 2 N / N En L operazione di codifica può essere vista come l inverso di quella di decodifica
Codificatori ngressi Uscite 0 2 3 4 5 6 7 0 2 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Codificatore binario 8-3 Tabella di verità
Realizzazione dei codificatori 0 0 = = = 2 4 + + + 3 3 5 + + + 5 6 6 + + + 7 7 7 2 3 4 0 n questa realizzazione 0 è inutile in quanto l uscita corrispondente ad 0 alto si ottiene con - 7 bassi 5 6 2 7 Codificatore binario 8-3
Schema circuitale dei codificatori 0 2 Codificatore binario 8-3 in tecnologia NMOS 3 7 n questa realizzazione 0 è necessario per avere l uscita corrispondente ad 0 alto 0 2
Schema circuitale dei codificatori 2 3 4 Codificatore binario 8-3 in tecnologia bipolare (matrice di diodi) 7 n questa realizzazione 0 è inutile in quanto l uscita corrispondente ad 0 alto si ottiene con - 7 bassi 0 2
Schema circuitale dei codificatori 2 3 4 Codificatore binario 8-3 in tecnologia bipolare (transistori multiemettitore) 7 n questa realizzazione 0 è inutile in quanto l uscita corrispondente ad 0 alto si ottiene con - 7 bassi 0 2
Demultiplexer indirizzo di n bit D demultiplexer n 2 linee di uscita nvia il dato D a quella delle linee di uscita che viene selezionata tramite l indirizzo. E fondamentalmente un decodificatore con un ingresso dati aggiuntivo En
Realizzazione del demultiplexer 0 0 Demultiplexer 2-4 D 2 3 E n Si noti che l ingresso dato D può non esistere in quanto l abilitazione di fatto può essere pilotata con il dato da trasferire ottenendo lo stesso effetto
Multiplexer indirizzo di n bit n 2 linee dati di ingresso uscita nvia in uscita il dato D proveniente da quella delle linee di ingresso che viene selezionata tramite l indirizzo. E fondamentalmente un decodificatore con una uscita dati En
Realizzazione del Multiplexer 0 0 X 0 X X 2 Multiplexer a 4 ingressi X 3 E n L indirizzo a 2 bit abilita la ND corrispondente al dato di ingresso che si vuole inviare all uscita