DECIMATORE DIGITALE A 200 MEGAHERTZ PER A/D SIGMA-DELTA

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1 DECIMATORE DIGITALE A 200 MEGAHERTZ PER A/D SIGMA-DELTA DALL ARCHITETTURA AL LAYOUT Tesi di Laurea di Alfio Zanchi Relatore : Correlatore : Prof. A.L. Lacaita Ing. C. Samori Corso di Laurea : Orientamento : Ingegneria Elettronica Segnali e Sistemi Elettronici Anno Accademico 1994/95 Lucido 1

2 Sommario 1. Caratteristiche spettrali del modulatore Sigma-Delta IN Scelta dell architettura del filtro decimatore z -1 z -1 z z -1 z -1 z -1 z -1 z -1 z -1 OUT 8 By Ay Bx Ax 3. Selezione dei blocchi logici digitali SNy SEy SEx SNx Cin CN Sy CE Sx 4. Implementazione a transistori MOS 5. Floorplanning e layout Lucido 2

3 1. Caratteristiche spettrali del modulatore Sigma-Delta Lucido 3

4 Modulazione Sigma-Delta del 1 ordine E(z) X(z) z z -1 W(z) Y(z) Funzioni di trasferimento: Y(z) = X(z) z -1 +E(z) (1 - z -1 ) Spettro simulato di rumore: Pulsazione Omega Lucido 4

5 Modulazione Sigma-Delta del 2 ordine E(z) X(z) z z 1- z -1-1 z W(z) Y(z) Funzioni di trasferimento: Y(z) = X(z) z -2 +E(z) (1 - z -1 ) 2 Spettri di segnale e rumore: Lucido 5

6 Catena di conversione A/D di tipo Sigma-Delta SigmaDelta - Ordine 2 2 Filtro FIR - 8 Decimatore 4:1 Filtro IIR - Decimatore 6:1 200 MHz 50 MHz 10 Input Analogico (segnale a frequenza video) 8MHz (freq. di Nyquist) Andamento dei segnali nel dominio del tempo: Lucido 6

7 IN Scelta dell architettura del filtro decimatore z -1 z -1 z OUT z -1 z -1 z -1 8 z -1 z -1 z -1 Lucido 7

8 Effetto spettrale di una decimazione priva di filtraggio Downsampling della sequenza numerica... Taps n Taps n... e refolding nel dominio delle frequenze: Lucido 8

9 Filtraggio passa-basso di recupero del segnale Soluzione a comb filter (N=4 campioni): 1 Taps n Ideale per: semplicità dell aritmetica (solo somme e riscalatura 1/N) caratteristiche spettrali (sinc con N zeri per periodo) Infatti, in trasformata Zeta (z = e jω T s ): Hz ( )= z i z i= 3 = z 1 H( ω) = sen( 4 ωt s / 2) sen( ωt s / 2) Lucido 9

10 Comb-filter di ordine superiore: Σ 2 ordine Filtraggio 3 ordine Risposta all impulso h(n) e risposta in frequenza H(ω): Rimozione del rumore prima della decimazione: Hz ( )= z i 3 3 = i = 0 1 z z 1 Lucido 10

11 Realizzazione del decimatore in Forma Diretta (sintesi nel dominio del tempo) IN z z -1 4 z -1 6 z -1 4 z z -1 4 OUT z -1 2 z -1 4 z -1 6 z -1 z z -1 z -1 6 Riduzione di complessità dei sommatori: IN z -1 z -1 z z -1 z -1 z -1 z z -1 z -1 z -1 z OUT z -1 8 BIT FISICI = 8 bit (Out max =192) BIT LOGICI Risoluzione = 6.3 bit Lucido 11

12 Realizzazione del decimatore in Forma Ricorsiva (sintesi nel dominio delle frequenze) Decomposizione in sezioni IIR + Intermedia + FIR: IN z -1 z -1 z z -1 z -1 z -1 OUT 8 z -1 z -1 z -1 Diagramma poli-zeri: Lucido 12

13 By Ay Bx Ax 3. Selezione dei blocchi logici digitali SNy SEy SEx SNx Cin CN Sy CE Sx Lucido 13

14 Problema dell overflow negli integratori IIR Per evitare errori negli accumulatori (IIR): ARITMETICA MODULARE (o CIRCOLARE) e per eseguire le sottrazioni (FIR): ARITMETICA IN COMPLEMENTO A Lucido 14

15 Strutture realizzative dei sommatori - 1 di tipo ripple (T addizione N stadi ) - ripple-carry: B 2 A 2 B 1 A 1 B 0 A 0 F.A. F.A. F.A. T fisso iniziale C C C C 0 T decisione carry - carry select + ripple: B 2 A 2 B 1 A 1 B 0 A 0 CN CE CN CE CN CE α.t fisso iniziale C 3 MUX2 MUX2 MUX2 C 2 β. C 1 T decisione carry C 0 Lucido 15

16 Strutture realizzative dei sommatori - 2 di tipo look-ahead (T addizione log FAN-IN N stadi ) - carry select + carry look-ahead: B 2 A 2 B 1 A 1 B 0 A 0 CN CE CN CE CN CE C 3 MUX2 MUX2 MUX2 C C 2 1 Rete CLA: C i = Gi-1+Gi-2 Pi-1+Gi-3 Pi-2 Pi C 0 - carry select + carry look-ahead + carry save (e pipeline sui dati): B 2 A 2 LATCH RITARDO B 1 A 1 B 0 A 0 CN CE CN CE CN CE MUX2 C 2 MUX2 MUX2 C 0 C 2 C 1 C 3 CLA... F.F. Carry Save Rete CLA: C i =... Lucido 16

17 Un esempio importante: il blocco carry-select da 2 bit By Ay Bx Ax SNy SEy SEx SNx Cin CN Sy CE Sx -lareteèridottaalminimo - si fa uso estensivo di pass-transistor logic - il blocco è asincrono Lucido 17

18 Implementazione dinamica dei registri/ritardi Latch classico reazionato: Φ IN Φ Φ OUT Φ Φ Latch dinamico (leakage di corrente provoca -2 µv/ns): IN Φ Φ OUT Φ Φ Φ Anello circuitale IIR a 200 MHz: A0..A7 S0..S7 B0..B7 Φ Φ Φ Φ Lucido 18

19 4. Implementazione a transistori MOS Lucido 19

20 Caratteristiche dei componenti Vdd = 3.3V (low voltage) N-MOSFET : V th = V K 0N =30µA/V 2 P-MOSFET : V th = V K 0P = 17.6 µa/v 2 L min =0.7µm W min =2.2µm C CARICO invertitore minimo 34 ff Marginidirumore: V H = 1.15 V V L = 1.23 V Ritardo del buffer = 0.39 ns Lucido 20

21 Sommatore IIR da 8 bit - solo CMOS - Blocchi carry-select e rete look-ahead: Particolare della NAND - 3 ingressi: Lucido 21

22 Sommatore IIR da 8 bit - BiCMOS con Wired-OR - Blocchi carry-select e rete look-ahead: Porta BiCMOS minima necessaria per la OR-cablata: Vdd Vdd IN OU IN Cmos-A IN Cmos-B Wired-OR Vdd OUT NOT Half-BiCMOS Lucido 22

23 Confronto : incremento binario Operazione : / Addizionatore CMOS: Addizionatore BiCMOS: Lucido 23

24 Errore di calcolo nella parte IIR Ingresso costante = Uscita del primo integratore numerico = ed invece: Lucido 24

25 Tentativo di correzione mediante useful clock skew Registri con ritardo controllato sugli MSB: Uscite della sezione IIR, e problema di sincronizzazione del registro decimatore: Lucido 25

26 Versione definitiva del circuito: tecnica pipe-line Blocco addizionatore da 4 bit (bit 0..3): Sommatore completo da 8 bit, con latch di carry-save: Lucido 26

27 Versione definitiva dei blocchi di carry-select da 2 bit -1- Schema completo del blocco: rigenerazione delle uscite delle XOR egualizzazione dei ritardi in rami paralleli tecnica dìvide et ìmpera contro grandi carichi capacitivi importazione di metà dei latch dinamici (risparmio di un livello logico) Lucido 27

28 Versione definitiva dei blocchi di carry-select da 2 bit -2- Particolare del compound-gate OR-AND-INVERT: Particolare della porta XOR bufferizzata in ingresso: Lucido 28

29 Uscita corretta della sezione IIR definitiva Tabulato Matlab delle uscite binarie attese: -Iter.1- -Iter.2- -Iter.3- -Iter.4- -Iter.5- -Iter.6-1 Int Int Int Andamento simulato degli 8 bit in uscita dal 3 integratore: Lucido 29

30 Sezione Intermedia: divisione e distribuzione del clock Divisore di frequenza 4:1 ( ring oscillator sincronizzato): Distribuzione ad albero del sincronismo alla sezione FIR: Lucido 30

31 Sezione Intermedia: sincronismo di downsampling Generazione dell impulso di decimazione: Posizionamento corretto del sincronismo: Lucido 31

32 Sezione FIR: implementazione con sottrattori veloci Schema utilizzante sommatori tipo IIR, da 5 ns : Uscite dei 3 blocchi FIR, con transitori spurî: latenza ridotta (3 sottrazioni in 1 ciclo da 50 MHz) massima regolarità (medesimi blocchi IIR) ma occupazione di area e consumo non ottimizzati Lucido 32

33 Sezione FIR: implementazione con sottrattori Manchester carry-chain Schema a sommatori Manchester, dinamici e precaricati: Sottrattore Manchester classico (e particolare della bit-slice): necessità di pipe-line delle operazioni (registri aggiuntivi) aumento della latenza (1 sottrazione in 1 ciclo a 50 MHz) ma riduzione di 30% dell area leggero calo dei consumi elevata modularità di progetto (8 bit-slice identiche) Lucido 33

34 Sottrattore Manchester rigenerato Catena di riporto bufferizzata invertente: Precarica Prescarica Precarica Transitorio Manchester classico: Transitorio Manchester con catena rigenerata ad hoc: Lucido 34

35 Consumo globale di energia Configurazione CMOS: Potenza media V dd = 11.5 mw Potenza media Clock = 0.6 mw Configurazione BiCMOS: Potenza media V dd = 23.3 mw Potenza media Clock = 1.1 mw Lucido 35

36 Simulazioni di caso pessimo (worst corner) Ingresso : sequenza (conversione della costante 1.5 con tono di pattern noise alla f Nyquist ) Uscita attesa : sequenza costante (1.5 è a metà dinamica, ed il tono viene filtrato Out =192/2 = 96) V dd = 2.85 V (3 V ± 5%), T = 70 C, PMOS soglia max. V dd = 3.15 V (3.3V ± 5%), T = 100 C, PMOS soglia max. Lucido 36

37 Quadro sinottico dei risultati delle simulazioni di caso pessimo Alimentazione Vdd Temperatura Modello tecnologico Risultato ottenuto 2.7 V 70 C N min, P max ERRATO 2.7 V 70 C N max, P min ERRATO 2.7 V 27 C N typ, P typ CORRETTO 2.85 V 70 C N max, P min ERRATO 2.85 V 70 C N min, P max ERRATO 3 V 27 C N typ, P typ CORRETTO 3 V 70 C N typ, P typ CORRETTO 3 V 70 C N max, P min CORRETTO 3 V 100 C N typ, P typ CORRETTO 3V 100 C N max, P min ERRATO 3.15 V 70 C N max, P min CORRETTO 3.15 V 100 C N max, P min CORRETTO 3.15 V 100 C N min, P max CORRETTO Lucido 37

38 5. Floorplanning e layout Lucido 38

39 Floorplan ad alto livello (globale) Disposizione dei blocchi IIR (Flusso DATI, Flusso CARRY ): SIGMA-DELTA Uscita a 2 bit IIR 1 IIR 2 IIR 3 DATI - Sx,Sy CLOCK CARRY - CE,CN Disposizione dei blocchi FIR: Parte IIR Uscita ad 8bit Floorplan totale risultante: Parte IIR Parte FIR Lucido 39

40 Floorplan a basso livello (locale) Disposizione della logica carry-select IIR: Cin Bit 0 Out Bit 0 In FB Bit 1 Out Bit 1 In FB FB Cout Geometria della singola slice del sottrattore FIR: Bit In Cin Cou Bit Out Lucido 40

41 Layout del filtro decimatore completo Parte IIR Parte FIR Lucido 41

42 Layout della Sezione IIR Parte IIR Parte FIR Lucido 42

43 Layout della singola cella carry-select da 2 bit Parte IIR Parte FIR Lucido 43

44 Blocco carry-select Particolare della porta OAI della rete di carry Parte IIR Parte FIR Lucido 44

45 Blocco carry-select Realizzazioni delle porte XOR Parte IIR Parte FIR XOR non bufferizzata in ingresso (8 transistori): XNOR bufferizzata (10 transistori): Lucido 45

46 Layout della Sezione Intermedia Parte IIR Parte FIR Lucido 46

47 Generazione sincronismo di downsampling Particolare della porta NAND a 3 ingressi Parte IIR Parte FIR Lucido 47

48 Layout della Sezione FIR Parte IIR Parte FIR Lucido 48

49 Layout del singolo Sottrattore Manchester Parte IIR Parte FIR Lucido 49

50 Sottrattore Manchester Particolare di una slice a pre-carica, da 1 bit Parte IIR Parte FIR Lucido 50

51 Registro da 8 bit a latch dinamici con Particolare del singolo latch ripiegato Parte IIR Parte FIR Lucido 51

52 Simulazione funzionale del decimatore progettato Macromodello del modulatore Sigma-Delta del 2 ordine: Comportamento del filtro decimatore (con DAC in uscita): Lucido 52

53 Conclusioni - è stata proposta una realizzazione CMOS low-voltage con consumo inferiore a 20 mw - il circuito fa uso di soli sommatori e registri - si sono adottate tecniche aritmetiche di Carry Save, Carry Select nonchè Carry Look-Ahead - i percorsi critici sono stati individuati ed ottimizzati in fase di layout - il filtro decimatore funziona con T j = 100 C e deviazione tecnologica di 8 σ, imponendo una V dd minima di 3.15V Prospettive - realizzazione del filtro in tecnologia BiCMOS da 0.5µm - integrazione del decimatore IIR 6:1 per completare la catena A/D Sigma-Delta Lucido 53