Condizioni di trasparenza e generazione locale del clock senza scorrimento

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1 STRUTTURE DI MEMORIA AD UNA FASE Registro D tipico Condizioni di trasparenza e generazione locale del clock senza scorrimento Latch statici Microelettronica 81

2 Latch e registri dinamici Due latch in serie danno un registro T q piccolo per evitare trasparenza Tempo di rinfresco: per I=1nA e C=20 ff: t=c V/ i= 100µs METASTABILITÀ È un fenomeno di malfunzionamento legato a problemi di sincronizzazione che possono lasciare il latch in uno stato indeterminato. Il circuito in figura carica il dato per CK=1 e lo conserva per CK=0. -Q diventa basso prima di Q. non ci sono problemi se CK è ancora alto quando Q supera V hmin, altrimenti L 2 si attiva, -Q ritorna a 1 e Q va a 0. Microelettronica 82

3 STRUTTURE LOGICHE AD UNA FASE Con il clock a singola fase si usa la logica statica o la logica domino NMOS o, per strutture complesse, la logica DOMINO NP insieme a latch C2MOS. Blocco clk: Val.: clk=1; Prec.:clk=0 Blocco -clk: Val.: clk=0; Prec.:clk=1 Più blocchi possono essere messi in cascata e il funzionamento è corretto se i blocchi sono spenti durante la precarica ed è ammessa una sola transizione per ogni nodo interno durante la fase di valutazione. In presenza di scorrimento del segnale possono essere presenti glitch all uscita. Nessun problema in assenza di invertitori o con un numero pari di invertitori si riduce solo il tempo di validità dell uscita. Microelettronica 83

4 CLOCK A DUE FASI Difficoltà di evitare sovrapposizioni di CK e CK clock a due fasi non sovrapposte per master e slave Trasparenza per scorrimento delle fasi Esempio di generatore locale di clock a due fasi Strutture di memoria a due fasi Master slave dinamici Microelettronica 84

5 STRUTTURE LOGICHE A DUE FASI come quelle ad una fase con ph1 CK e ph2 -CK Microelettronica 85

6 CLOCK A QUATTRO FASI Alle fasi di precarica e valutazione si aggiunge una fase di hold si evita charge sharing difficoltà di distribuire 4 fasi Strutture di memoria T 1 n 1 si precarica Q conserva il valore precedente T 2 n 1 si scarica condizionatamente T 3 n 1 conserva il valore (hold) Q si preecarica T 4 Q si scarica condizionatamente La seconda configurazione con clk 12 e clk 34 evita rischi di charge sharing Microelettronica 86

7 Strutture logiche a quattro fasi T1 Pz si precarica T2 Z si precarica T3 Z e Pz si scaricano condizionatamente T4 TG si interdice, Z conserva il valore e può trasferirlo al gate successivo Possibili interconnessioni tra elementi a 4 fasi sono Microelettronica 87

8 Criteri di scelta per il clock Quando è prevalente la logica statica, clock ad una fase. Sempre click ad una fase per standard cell e gate array Difficile garantire la non sovrapposizione per circuiti molto veloci scelta di clock ad una fase Talvolta clock a due fasi per memorie, PLA, anche generato localmente a partire da clock ad una fase Distribuzione Singolo buffer grande o albero Necessità di elevate correnti di picco Esempio: registri da 0.1 pf V dd =5V T ck =10 ns T rise/fall =1 ns I peak =C dv/dt = 20000x10-12 x5/10 9 = 10 A P = CV 2 dd f = 5 W Microelettronica 88

9 STRUTTURE DI I/O Consistono in circuiti specifici e pad, piazzole. Ai pad sono collegati i fili saldati ad ultrasuoni verso i piedini esterni del C.I. Pad di uscita Devono pilotare carichi capacitivi spesso elevati comandati da un una serie di inverter con dimensioni crescenti secondo un rapporto da 2 a 10. Rischio di latch-up Transistor finali con guard ring, collegati a V dd o a V ss Microelettronica 89

10 Pad di ingresso Connessi all esterno con possibilità di tensioni elevate (induttanze ) V=Ix t/cg dove V è la tensione di gate, I è la corrente di carica, Cg è la capacità di gate e t è il tempo di carica. Per I=10µA, t=1µs, Cg=30fF si avrebbe V=330V! Si usano circuiti del tipo Pad tristate e bidirezionale Microelettronica 90

11 PROGETTO A BASSA POTENZA Esigenze di bassa dissipazione per cellulari, PC portatili, ecc. Riduzione tensione di alimentazione Problema velocità Parallelizzare riducendo la frequenza Riduzione swing e codifiche differenziali Tecniche particolari: circuiti adiabatici con recupero della carica SI PAGA CON AREA OCCUPATA Microelettronica 91