CURRICULUM VITAE Marco Castano Data e luogo di nascita: 09/12/1974, Messina Residenza: via Consolare Antica 163, Capo d Orlando (ME) Stato civile: Celibe Nazionalità: Italiana Tel.: 347/6883227 e-mail: castano.m@tiscali.it ESPERIENZA LAVORATIVA Dal 6/2008 al 12/2008 Prestazione occasionale con la Sensor Dynamics AG per la realizzazione su FPGA Xilinx di un processore CORDIC a basso consumo di potenza. Dal 2/2003 al 7/2004 Collaborazione con il gruppo On Chip Communication Systems della ST-Microelectronics in qualità di consulente per la definizione, il progetto e lo sviluppo di interfacce di sincronizzazione e di interfacce asincrone a latenza minima per sistemi di comunicazione e di interconnessione in System on Chip a domini di clock multipli. Dal 9/2002 al 12/2002 Collaborazione occasionale con la Antek s.p.a. per lo sviluppo di un sistema di acquisizione e codificazione/decodificazione di segnali vocali mediante l impiego di un DSP. ISTRUZIONE E FORMAZIONE 1/2006 Conseguito titolo di Dottore di Ricerca in Tecnologie Avanzate per l Ingegneria dell Informazione c/o la Facoltà di Ingegneria dell Università degli Studi di Messina. Titolo della Tesi: Advanced Architectures for SoC: Asynchronous Bus Design and Adaptive Single Phase Decoding for LDPC Codes. Dal 9/2004 al 9/2005 Collaborazione con il gruppo VLSI Systems della Facoltà di Ingegneria dell Informazione dell Università di Pisa in un progetto di ricerca per la definizione di un nuovo algoritmo di decodifica per codici a matrici sparse (Low-Density Parity-Check Codes) a singola fase di elaborazione (Check Node processing) e per la realizzazione del relativo decoder. 12/2001 Conseguita Laurea (vecchio ordinamento) in Ingegneria Elettronica c/o la Facoltà di Ingegneria dell'università degli Studi di Messina, con votazione 110/110 e lode accademica. Titolo della Tesi: Progetto e realizzazione di una piattaforma hardware e software per applicazioni DSP.
Finalità della tesi: Fornire un semplice strumento di sviluppo di algoritmi per applicazioni DSP con particolare riferimento alle applicazioni rivolte alle telecomunicazioni; superare l'attuale limite dei simulatori software dei sistemi di trasmissione numerica a distanza con un dispositivo in grado di simulare in hardware l incidenza del rumore di canale; creare un sistema facilmente espandibile che con l impiego di circuiti integrati dedicati (DDS, DDC) permette lo sviluppo di nuovi schemi di modulazione in un campo di frequenze più vicino ai reali contesti applicativi. Nell ambito di questo lavoro sono stati inoltre sviluppati algoritmi DSP che emulano i principali blocchi funzionali di un sistema di trasmissione. 7/1993 Conseguito Diploma di Maturità Scientifica presso il Liceo Scientifico Statale Lucio Piccolo di Capo d Orlando, con votazione 55/60. ALTRE ESPERIENZE Implementazione del controllore delle interruzioni 8259 tramite linguaggio VHDL; Progettazione full custom di una memoria cache; Dal 9/2006 al 10/2008 collaborazione con il consorzio COMETA nel progetto di ricerca PI2S2 in qualità di amministratore del sito GRID della Facoltà di Ingegneria di Messina. Insegnamento del corso Telecomunicazioni nell ambito del programma di formazione Esperto in E-Business organizzato dall Associazione Centro Studi e Formazione Leonardo Onlus di Messina. Insegnamento del modulo Programmazione avanzata PLC nel corso di formazione per Tecnico in Impianti Elettronici di bordo nell ambito del Contratto di Servizio Rodriquez Cantieri Navali S.p.A. Università degli Studi di Messina. TITOLI RICONOSCIMENTI E PUBBLICAZIONI 12/2006 G. Scandurra, C. Ciofi, G. Giusi, M. Castano, G. Cannatà, Design and Realization of High Accuracy SAM (Static Analog Memories) Using Low Cost DA Converter, in IEEE Transaction on Instrumentation and Measurement, Vol. 55, No.6, 2275-2280. 12/2006 Primo inventore nel brevetto UE dal titolo Method for improving the data transfer in semi-synchronous clock domains integrated circuits at any possible m/n clock ratio (EP 1 729 199 A1 Application number: 06011147.3). 5/2006 Primo inventore nella proposta di brevetto depositata in USA dal titolo Method for improving the data transfer in semi-synchronous clock domains integrated circuits at any possible m/n clock ratio. 4/2006 M. Castano, N. E. L insalata, R. Merlino, F. Rossi, M. Rovini, C. Ciofi, L. Fanucci, Adaptive Single Phase Decoding of LDPC Codes, 4 th International Symposium on Turbo Codes and Related Topics & 6 th International ITG-Conference on Source and Channel Coding.
3/2006 G. Campobello, M. Castano, C. Ciofi, D. Mangano, GALS Networks on Chip: New Solutions for Asynchronous Delay-Insensitive Links", in Proceedings of Design, Automation and Test in Europe 2006 (DATE 2006), Munich, Germany, 6-10 March 2006. 11/2004 Nominato Cultore della materia per la disciplina Elettronica, S.S.D. ING-INF01 c/o Facoltà di Ingegneria dell Università degli Studi di Messina. 9/2002 Conseguita abilitazione all esercizio della professione di ingegnere. 1999 Fruizione di borsa-lavoro per meriti scolastici. CONOSCENZE Sistemi Elettronici Ottima conoscenza delle principali problematiche e tecniche di progetto per la realizzazione di sistemi di inter-domains crossing in contesti semi-sincroni e asincroni per applicazioni On-a-Chip. Buona conoscenza del linguaggio di descrizione dell hardware VHDL e dei sistemi di simulazione, verifica e sintesi dei circuiti digitali. Buona conoscenza della progettazione full-custom (layout) e della progettazione semicustom (FPGA e standard cell). Buona conoscenza dei sistemi a microcontrollore e dei processori per l elaborazione numerica dei segnali (DSP). Informatiche Buona conoscenza dei linguaggi C, VHDL, Assembly; Discreta conoscenza dei linguaggi Basic, Pascal, UML; Buona conoscenza dei sistemi operativi Linux, Windows XP; Ambienti di sviluppo Xilinx ISE, Max+PlusII (SE); ModelSim (SE), Multisim (SE), Pspice; LabWindows-CVI, GCC (GNU Compiler Collection), DDD (Data Display Debugger); AVR Studio, MPLab, Code Composer Studio, AZ Kit-Lite; Matlab, Symulink; LASI (LAyout System for Individuals); Linguistiche Terminologie tecniche in lingua inglese e inglese parlato.
ATTIVITA DI RICERCA Parte della mia attività di ricerca ha riguardato l effettiva realizzabilità in hardware degli algoritmi di decodifica per codici LDPC. Scopo principale dell attività è stato quello di rendere possibile l impiego di algoritmi non ottimi in grado di assicurare una sensibile riduzione della complessità hardware e di garantire una minima degradazione delle prestazioni in termini di tasso d errore sul bit rispetto all algoritmo tradizionalmente impiegato per la decodifica (Belief Propagation-BP). In particolare, mi sono occupato della progettazione e implementazione di un nuovo decoder in grado di decodificare i codici LDPC utilizzando una sola fase di aggiornamento e una memoria dei messaggi non più dipendente dal numero di edge presenti nella matrice di parità ma esclusivamente dalla lunghezza N della parola prevista nel codice. Tale caratteristica rende il nuovo algoritmo particolarmente appetibile per applicazioni high-throughput low-power e per quelle applicazioni, come il DVB-S2, in cui le richieste in termini di memoria sono particolarmente elevate. Lo studio del nuovo algoritmo e la caratterizzazione delle sue prestazioni sul canale sono stati affrontati attraverso un simulatore bit-true implementato in linguaggio ANSI C. I risultati sperimentali hanno dimostrato che rispetto alla BP il nuovo algoritmo consente di ridurre la memoria del 60-80% a seconda del codice utilizzato a fronte di un deterioramento delle prestazioni pari al più a 0.2 db. Inoltre, per alti valori del rapporto segnale/rumore il nuovo decoder è in grado di raddoppiare il throughput rispetto ai decoder basati sull algoritmo classico. Dal punto di vista della complessità hardware, i risultati di sintesi hanno dimostrato una riduzione dell area della logica funzionale di circa il 20%. Durante la mia attività di dottorato mi sono inoltre occupato della definizione, del progetto e dello sviluppo di dispositivi per la sincronizzazione dei dati nei sistemi di comunicazione e di interconnessione in SoC a domini di clock multipli, semisincroni e totalmente scorrelati; il lavoro è stato svolto prestando particolare attenzione alle prestazioni dei sistemi di sincronizzazione in termini di bassa latenza nel trasferimento dei dati, con l obiettivo di superare le principali limitazioni di utilizzo degli attuali dispositivi dedicati. In particolare, ho definito una tecnica e realizzato un sistema per la sincronizzazione dei dati tra IP che lavorano con frequenze di clock che sono l una un multiplo intero dell altra (semi-sincroni), secondo un rapporto del tutto arbitrario. Attraverso un nuovo studio matematico ho implementato una tecnica di analisi che, attraverso un simulatore realizzato in ambiente C, permette di programmare il sistema di sincronizzazione in modo che per ogni valore del rapporto di frequenze venga garantito un trasferimento a minima latenza, noti i parametri di progetto. Attraverso questa tecnica è possibile conoscere a priori la massima velocità di trasferimento possibile in un determinato contesto applicativo e i vincoli temporali che lo assicurano. Il sistema di sincronizzazione studiato è stato implementato mediante linguaggio di descrizione dell hardware (VHDL). Nel caso di domini di clock totalmente scorrelati ho implementato un sistema di interfacce in grado di adattare il protocollo di comunicazione sincrono in un protocollo asincrono a due fasi in modo trasparente per gli IP coinvolti, garantendo in questo modo una riduzione dei ritardi e il completo riutilizzo degli IP di comunicazione. Il sistema implementato in VHDL garantisce una frequenza di trasferimento compresa fra il 25% e il 50% della frequenza del segnale di clock dell IP più lento, a fronte di un utilizzo d area del tutto trascurabile e di una drastica riduzione dei vincoli imposti agli attuali sistemi di generazione dei clock.
CAPACITA Buona capacità di risoluzione dei problemi. Praticità e propositività in ambiente tecnologico in evoluzione, con ampia visione su caratteristiche di facilità d uso e adattabilità ai possibili sviluppi. Intraprendenza, dinamicità, predisposizione al lavoro di squadra e grande determinazione nel raggiungimento degli obiettivi. INTERESSI Per diversi anni ho praticato calcio a livello agonistico nei campionati di prima, seconda e terza categoria e saltuariamente mi sono occupato dell organizzazione di tornei di calcio a cinque. Sono appassionato di musica e ho partecipato a manifestazioni canore organizzate nel territorio nebroideo. Leggo con interesse testi di psicologia e in particolare di bioenergetica. POSIZIONE MILITARE Dall 1 gennaio al 30 ottobre 2002 ho svolto il servizio di leva quale obiettore di coscienza. Il sottoscritto vi autorizza alla diffusione e al trattamento dei dati personali ai sensi del D. lgs. 196/2003.