|
|
- Miranda Giulia Ferri
- 4 anni fa
- Visualizzazioni
Transcript
1
2
3
4
5
6
7
8
9 proc. A proc. B CPU B OD B RAM B Rete B HD B I/O B bus CPU C OD C RAM C Rete C HD C I/O C proc. C CPU A RAM A HD A CPU D RAM D HD D OD A Rete A I/O A OD D Rete D I/O D proc. D
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24 Inizio esecuzione Processo pronto Processo in esecuzione - Fine esecuzione - Abort per errore Processo in attesa
25
26
27
28 - Fine quanto di tempo - Interruzione esterna Inizio esecuzione Primo processo pronto P1 P2 Processo pronto Processo in esecuzione Evento esterno atteso Interruzione interna - Fine esecuzione - Abort per errore Processo in attesa
29 - Fine quanto di tempo - Interruzione esterna Inizio esecuzione P2 Processo pronto P1 Processo in esecuzione Primo processo pronto Evento esterno atteso Interruzione interna - Fine esecuzione - Abort per errore Processo in attesa
30 - Fine quanto di tempo - Interruzione esterna Inizio esecuzione Primo processo pronto P2 Processo pronto Processo in esecuzione - Fine esecuzione - Abort per errore Interruzione interna Evento esterno atteso P1 Processo in attesa
31 Inizio esecuzione - Fine quanto di tempo - Interruzione esterna Processo pronto P2 Processo in esecuzione - Fine esecuzione - Abort per errore Primo processo pronto Interruzione interna Evento esterno atteso P1 Processo in attesa
32 - Fine quanto di tempo - Interruzione esterna Inizio esecuzione P2 Processo pronto P1 Processo in esecuzione Primo processo pronto Evento esterno atteso Interruzione interna - Fine esecuzione - Abort per errore Processo in attesa
33
34
35 Inizio esecuzione Processo pronto Processo in esecuzione - Fine esecuzione - Abort per errore Processo in attesa
36
37
38
39
40 Siano P e Q due processi lanciati su un sistema monoprocessore. P contiene una scanf, mentre Q non comporta alcuna chiamata al supervisor. Dire se ciascuna delle seguenti affermazioni é vera o falsa. Giustificare le risposte. «Il processo P potrebbe terminare senza mai essere mai essere nello stato in attesa»
41 Siano P e Q due processi lanciati su un sistema monoprocessore. P contiene una scanf, mentre Q non comporta alcuna chiamata al supervisor. Dire se ciascuna delle seguenti affermazioni é vera o falsa. Giustificare le risposte. «Il processo P potrebbe terminare senza mai essere mai essere nello stato in attesa» Falso. Dal momento che contiene una scanf dovrà necessariamente effettuata una supervisor call e il suo stato diverrà in attesa
42 Siano P e Q due processi lanciati su un sistema monoprocessore. P contiene una scanf, mentre Q non comporta alcuna chiamata al supervisor. Dire se ciascuna delle seguenti affermazioni é vera o falsa. Giustificare le risposte. «Se il processo Q viene lanciato prima di P allora Q termina sicuramente prima di P»
43 Siano P e Q due processi lanciati su un sistema monoprocessore. P contiene una scanf, mentre Q non comporta alcuna chiamata al supervisor. Dire se ciascuna delle seguenti affermazioni é vera o falsa. Giustificare le risposte. «Se il processo Q viene lanciato prima di P allora Q termina sicuramente prima di P» Falso. Non è possibile sapere quale processo terminerà prima a priori dal momento che ad ogni processo è garantito un solo quanto di tempo alla volta.
44 Siano P e Q due processi lanciati su un sistema monoprocessore. P contiene una scanf, mentre Q non comporta alcuna chiamata al supervisor. Dire se ciascuna delle seguenti affermazioni é vera o falsa. Giustificare le risposte.
45 Siano P e Q due processi lanciati su un sistema monoprocessore. P contiene una scanf, mentre Q non comporta alcuna chiamata al supervisor. Dire se ciascuna delle seguenti affermazioni é vera o falsa. Giustificare le risposte. Falso: Non è possibile affermarlo con certezza: se Q dovesse terminare prima dello scadere del quanto di tempo allora rimarrà sempre nello stato in esecuzione, viceversa sarà posto nello stato di pronto. Potrebbe inoltre subentrare l interruzione esterna
46
47
48
49 a b c d z
50 a b c d z
51 a b c d z
52
53 Registro base RB Indirizzo virtuale (rilocabile) + Indirizzo calcolato (fisico)
54
55
56
57
58
59
60
61
62
63 CPU MM CU MMU
64
65
66
67 log
68
69
70 NPV NPF
71
72
73
74 Un sistema dotato di memoria virtuale con paginazione è caratterizzato dai seguenti parametri: l indirizzo logico è di 13 bit e l indirizzo fisico è di 12 bit; la dimensione delle pagine è di 512 byte. Definire la struttura dell indirizzo logico e di quello fisico indicando la lunghezza dei campi che li costituiscono.
75 Un sistema dotato di memoria virtuale con paginazione è caratterizzato dai seguenti parametri: l indirizzo logico è di 13 bit e l indirizzo fisico è di 12 bit; la dimensione delle pagine è di 512 byte. Definire la struttura dell indirizzo logico e di quello fisico indicando la lunghezza dei campi che li costituiscono. Indirizzo logico: NPV: 4 bit offset logico: 9 bit Indirizzo fisico: NPF: 3 bit offset fisico: 9 bit
76 Un sistema dispone di 8 Kbyte di memoria fisica indirizzabile; inoltre è dotato di memoria virtuale con paginazione caratterizzata dai seguenti parametri: l indirizzo logico è di 15 bit e le pagine sono di 256 byte. Qual è la dimensione della memoria virtuale indirizzabile? Definire la struttura dell indirizzo logico e di quello fisico indicando la lunghezza dei campi che li costituiscono
77 Un sistema dispone di 8 Kbyte di memoria fisica indirizzabile; inoltre è dotato di memoria virtuale con paginazione caratterizzata dai seguenti parametri: l indirizzo logico è di 15 bit e le pagine sono di 256 byte. Qual è la dimensione della memoria virtuale indirizzabile? 15bit 2^15 byte 32Kbyte
78 Definire la struttura dell indirizzo logico e di quello fisico indicando la lunghezza dei campi che li costituiscono 256 byte 2^8 byte offset = 8bit 8kbyte 2^13 byte indirizzo fisico = 13 bit Indirizzo fisico: NPF 5bit, offset 8bit Indirizzo logico: NPV 7bit, offset 8bit
79
80
81 CPU
82 Livelli della gerarchia di memoria Livello 1 Livello 2 Incremento del tempo di accesso da parte della CPU Livello n Dimensioni della memoria ad ogni livello
83
84
85
86 Al Processore Dal Processore Livello sup. di memoria blocco X Livello inf di memoria blocco Y
87
88
89
90
91
92
93 Considerate i seguenti sistemi di memoria: Sistema A: memoria centrale con memoria cache che ha le seguenti caratteristiche: Hit Rate = 70% Hit Time = 10ns Miss Penalty = 300ns Sistema B: Una memoria centrale senza memoria cache con un tempo medio di accesso di 90ns Rispondere alle seguenti domande: Quale dei due sistemi di memoria è migliore?
94 Considerate i seguenti sistemi di memoria: Sistema A: memoria centrale con memoria cache che ha le seguenti caratteristiche: Hit Rate = 70% Hit Time = 10ns Miss Penalty = 300ns Sistema B: Una memoria centrale senza memoria cache con un tempo medio di accesso di 90ns Rispondere alle seguenti domande: Quale dei due sistemi di memoria è migliore? Calcoliamo il tempo medio di accesso alla memoria a) T = HR*HT+(1-HR)*MP = 0.70*10ns+0.30*300ns = 97ns Quindi Il sistema B è migliore
95 Considerate i seguenti sistemi di memoria: Sistema A: memoria centrale con memoria cache che ha le seguenti caratteristiche: Hit Rate = 70% Hit Time = 10ns Miss Penalty = 300ns Sistema B: Una memoria centrale senza memoria cache con un tempo medio di accesso di 90ns Rispondere alle seguenti domande: Cambierebbe la vostra risposta se l Hit Rate fosse pari all 80%?
96 Considerate i seguenti sistemi di memoria: Sistema A: memoria centrale con memoria cache che ha le seguenti caratteristiche: Hit Rate = 70% Hit Time = 10ns Miss Penalty = 300ns Sistema B: Una memoria centrale senza memoria cache con un tempo medio di accesso di 90ns Rispondere alle seguenti domande: Cambierebbe la vostra risposta se l Hit Rate fosse pari all 80%? Se HR=80% il tempo medio di accesso diventa T = HR*HT+(1-HR )*MP = 0.80*10ns+0.20*300ns = 68ns ed il sistema A diventerebbe migliore
97
98
proc. A proc. B CPU B OD B RAM B Rete B HD B I/O B bus CPU C OD C RAM C Rete C HD C I/O C proc. C CPU A RAM A HD A CPU D RAM D HD D OD A Rete A I/O A OD D Rete D I/O D proc. D P1 P2 P1
DettagliIntroduzione al Sistema Operativo
Introduzione al Sistema Operativo Informatica B Il sistema Operativo q Il sistema operativo (SO) è uno strato software che nasconde agli utenti i dettagli dell architettura hardware del calcolatore q Fornisce
DettagliMatlab/Octave - Esercitazione 13
Facoltà di Ingegneria Industriale Dipartimento di Elettronica e Informazione MATLAB/Octave Laurea in Ingegneria - Esercitazione Energetica, 13 Meccanica e dei Trasporti Matlab/Octave - Esercitazione 13
DettagliIl Sistema Operativo. Informatica B AA 14/15 Giacomo Boracchi 21 Gennaio 2015 Informatica B, AA 14/15, Giacomo Boracchi
Il Sistema Operativo Informatica B AA 14/15 Giacomo Boracchi 21 Gennaio 2015 giacomo.boracchi@polimi.it REMINDER MOLTO IMPORTANTE! SOLO CHI HA PASSATO LA PRIMA PROVA INTERMEDIA POTRA SOSTENERE LA SECONDA
DettagliIntroduzione al Sistema Operativo
Introduzione al Sistema Operativo Informatica B Il sistema Operativo q Il sistema operativo (SO) è uno strato software che nasconde agli utenti i dettagli dell architettura hardware del calcolatore q Fornisce
DettagliLa Memoria Cache. Informatica B. Daniele Loiacono
La Memoria Cache Informatica B Il problema della memoria q Obiettivo: fornire agli utenti una memoria grande e veloce fornire al processore i dati alla velocità con cui è in grado di elaborarli q Problema:
DettagliPolitecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B. Esempio di seconda prova in itinere A.A
Politecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B Esempio di seconda prova in itinere A.A. 2008-2009 Esercizio 1 Si vuole considerare la traiettoria percorsa da un oggetto immaginario
DettagliIntroduzione al Sistema Operativo e catena di sviluppo in C
Introduzione al Sistema Operativo e catena di sviluppo in C Fondamenti di Informatica Il sistema Operativo q Il sistema operativo (SO) è uno strato software che nasconde agli utenti i dettagli dell architettura
DettagliIl Sistema Operativo. Informatica B AA 17/18 Luca Cassano 30 Novembre 2017 Informatica B, AA 17/18, Luca Cassano
Il Sistema Operativo Informatica B AA 17/18 Luca Cassano 30 Novembre 2017 luca.cassano@polimi.it Introduzione al Sistema Operativo Il Sistema Operativo 3 Il Sistema Operativo (SO) è uno strato software
DettagliMemoria virtuale. Daniele Loiacono, Vittorio Zaccaria
Memoria virtuale Daniele Loiacono, Vittorio Zaccaria Informatica B - Codice Corso: 081369 - A.A. 2010/2011 INGEGNERIA MECCANICA (BV) - INGEGNERIA IV (1 liv.) - Scaglione S - Z INGEGNERIA ENERGETICA (BV)
DettagliEsercizi svolti sulle cache - Soluzioni
Esercizi svolti sulle cache - Soluzioni 1. Si progetti una cache di 16K a 8 vie per un sistema con indirizzamento al byte di 32bit, bus dati a 32 bit, bus indirizzi a 30bit, e word di 4 byte. In quale
DettagliIntroduzione alle memorie cache. Sommario
Introduzione alle memorie cache Corso ACSO prof. Cristina SILVANO Politecnico di Milano Cristina Silvano, 0/0/200 Sommario Obiettivo Livelli della gerarchia di memoria Memoria cache: concetti base Architettura
DettagliGestione della Memoria
Gestione della Memoria Informatica B Il modello della memoria 2 E un modello lineare La memoria è una sequenza di celle numerate da 0 fino a un valore massimo M Il numero che identifica ogni cella è detto
DettagliInformatica B. Sezione D. Scuola di Ingegneria Industriale Laurea in Ingegneria Energetica, Meccanica e dei Trasporti
Scuola di Ingegneria Industriale Laurea in Ingegneria Energetica, Meccanica e dei Trasporti Dipartimento di Elettronica, Informazione e Bioingegneria Informatica B Sezione D Marco Masseroli, PhD marco.masseroli@polimi.it
DettagliDIPARTIMENTO DI ELETTRONICA E INFORMAZIONE. Sistemi Operativi. Marco D. Santambrogio Ver. aggiornata al 23 Gennaio 2015
Sistemi Operativi Marco D. Santambrogio marco.santambrogio@polimi.it Ver. aggiornata al 23 Gennaio 2015 Esame 5 Feb 2015 Confermato alle 12.15 Aule: L06, L05 2 Cortesia Guardatemi (accedete) ai video indicati
DettagliPolitecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B Appello del 17 Febbraio 2009 COGNOME E NOME RIGA COLONNA MATRICOLA
Politecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B Appello del 17 Febbraio 2009 COGNOME E NOME RIGA COLONNA MATRICOLA Spazio riservato ai docenti Il presente plico contiene 5 esercizi,
DettagliLa struttura gerarchica delle memorie
Architettura degli Elaboratori e delle Reti Lezione 27 La struttura gerarchica delle memorie Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano
DettagliCorso di laurea in Ingegneria Biomedica, Elettrica, Elettronica ed Informatica
Tutorato di Prima Prova Scritta 23 aprile 2013 Ing. Roberto Casula Ing. Rita Delussu casula.roberto103@hotmail.it rita.delussu2016@gmail.com Corso di laurea in Ingegneria Biomedica, Elettrica, Elettronica
DettagliOgni parte non cancellata a penna sarà considerata parte integrante della soluzione.
Politecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B Appello del 6 Febbraio 2012 COGNOME E NOME RIGA COLONNA MATRICOLA Spazio riservato ai docenti Il presente plico contiene 4 esercizi
DettagliPolitecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B
Politecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B Esercitazione del 22/01/2013 Esercizio 1 Un sistema dispone di 16 pagine di memoria fisica e 64 di memoria virtuale. Sapo che l indirizzo
DettagliPolitecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B Prova in itinere del 24 Gennaio 2011 COGNOME E NOME RIGA COLONNA MATRICOLA
Politecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B Prova in itinere del 24 Gennaio 2011 COGNOME E NOME RIGA COLONNA MATRICOLA Spazio riservato ai docenti Il presente plico contiene 3
Dettagli10. Memoria Virtuale. Esercizi
1 (es. 1) Consideriamo un processo con m frame inizialmente vuoti. La stringa di riferimento è lunga p e contiene riferimenti a n pagine diverse. Per un qualsiasi algoritmo di rimpiazzamento: a) qual è
DettagliCorso di laurea in ingegneria informatica Esame di sistemi operativi 21 gennaio 2009 SOLUZIONI
Corso di laurea in ingegneria informatica Esame di sistemi operativi 21 gennaio 2009 SOLUZIONI 1. Si consideri il programma C seguente (gli #include necessari sono omessi): / programma principale / 1.
DettagliEsercizi sulle prestazioni delle memorie cache
Esercizi sulle prestazioni delle memorie cache Prof. Alberto Borghese Dott. Massimo Marchi Dipartimento discienzedell Informazione dell alberto.borghese@unimi.it Università degli Studi di Milano A.A. 2012
DettagliLa gerarchia di Memoria
La gerarchia di Memoria Gap delle prestazioni DRAM - CPU 1000 CPU 100 10 DRAM 1 1980 1981 1982 1983 1984 1985 1986 1987 1988 1989 1990 1991 1992 1993 1994 1995 1996 1997 1998 1999 2000 Località ed Organizzazione
DettagliLe memorie Cache. Sommario
Le memorie Cache Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano Riferimento Patterson: 5.2, 5.3 1/30 Sommario Circuito di lettura
DettagliLa gerarchia di Memoria. Calcolatori Elettronici
La gerarchia di Memoria 1 Gap delle prestazioni DRAM - CPU 1000 CPU 100 10 D R A M 1 1980 1981 1982 1983 1984 1985 1986 1987 1988 1989 1990 1991 1992 1993 1994 1995 1996 1997 1998 1999 2000 2 Località
DettagliIl Sistema Operativo Introduzione Gestione dei processi Gestione della memoria Memoria cache (cenni) Informatica B Prof. A.
Il Sistema Operativo Introduzione Gestione dei processi Gestione della memoria Memoria cache (cenni) Informatica B Prof. A. Morzenti Il sistema Operativo Il sistema operativo (SO) è uno strato software
DettagliArchitettura degli elaboratori - 2 -
Università degli Studi dell Insubria Dipartimento di Scienze Teoriche e Applicate Architettura degli elaboratori e gerarchie di memoria Marco Tarini Dipartimento di Scienze Teoriche e Applicate marco.tarini@uninsubria.it
DettagliCriteri di caratterizzazione di una memoria
La memoria Supporto alla CPU: deve fornire alla CPU dati e istruzioni il più rapidamente possibile; Archivio: deve consentire di archiviare dati e programmi garantendone la conservazione e la reperibilità
DettagliPolitecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B Appello del 17 Febbraio 2009 COGNOME E NOME RIGA COLONNA MATRICOLA
Politecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B Appello del 17 Febbraio 2009 COGNOME E NOME RIGA COLONNA MATRICOLA Spazio riservato ai docenti Il presente plico contiene 5 esercizi,
DettagliGestione dei Processi
Gestione dei Processi Informatica B Che cosa è un processo per il SO? Processo programma! Rappresenta un istanza di un programma composta da: codice eseguibile (il programma stesso) dati del programma
DettagliIl presente plico contiene 3 esercizi e deve essere debitamente compilato con cognome e nome, numero di matricola.
Politecnico di Milano Scuola di Ingegneria Industriale e dell Informazione INFORMATICA B Appello 27 giugno 2016 COGNOME E NOME MATRICOLA Spazio riservato ai docenti Il presente plico contiene 3 esercizi
DettagliLa memoria virtuale. Calcolatori Elettronici. Valeria Cardellini Rielaborate da Salvatore Tucci
La memoria virtuale Calcolatori Elettronici Valeria Cardellini Rielaborate da Salvatore Tucci La gerarchia di memorie Registri Istruzioni, operandi L Cache Blocchi Nelle lezioni L2 Cache precedenti{ Più
DettagliGli attori principali di un architettura
Memoria Architettura degli Elaboratori e delle Reti, Turno I Alberto Borghese Università degli Studi di Milano Dipartimento di Scienze dell Informazione email: borghese@dsi.unimi.it Gli attori principali
DettagliPROVA SCRITTA DEL MODULO DI. CORSO DI LAUREA IN INGEGNERIA ELETTRICA ED ELETTRONICA, INGEGNERIA BIOMEDICA 14 febbraio 2017
PROVA SCRITTA DEL MODULO DI CORSO DI LAUREA IN INGEGNERIA ELETTRICA ED ELETTRONICA, INGEGNERIA BIOMEDICA 14 febbraio 2017 NOME: COGNOME: MATRICOLA: CFU: ESERCIZIO 1 (8 punti) Sulla base della rete logica
DettagliLa gerarchia di Memoria
La gerarchia di Memoria Calcolatori Elettronici 1 Gap delle prestazioni DRAM - CPU 1000 CPU 100 10 DRAM 1 1980 1981 1982 1983 1984 1985 1986 1987 1988 1989 1990 1991 1992 1993 1994 1995 1996 1997 1998
DettagliMiglioramento delle prestazioni
Miglioramento delle prestazioni Migliorare sia larghezza di banda sia latenza: uso di cache multiple Introdurre una cache separata per istruzioni e dati (split cache) Beneficio: Le operazioni di lettura/scrittura
DettagliLa struttura gerarchica delle memorie
Architettura degli Elaboratori e delle Reti Lezione 27 La struttura gerarchica delle memorie Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano
DettagliIntroduzione alle memorie cache. Cristina Silvano, 06/01/2013 versione 2 1
Introduzione alle memorie cache Corso ACSO prof. Cristina SILVANO Politecnico di Milano Cristina Silvano, 06/01/2013 versione 2 1 Obiettivo Sommario Livelli della gerarchia di memoria Memoria cache: concetti
DettagliPolitecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B Prova in itinere del 3 Febbraio 2009 COGNOME E NOME RIGA COLONNA MATRICOLA
Politecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B Prova in itinere del 3 Febbraio 2009 COGNOME E NOME RIGA COLONNA MATRICOLA Il presente plico contiene 4 esercizi, deve essere debitamente
DettagliLe memorie Cache a mappatura diretta
Le memorie Cache a mappatura diretta Prof. Alberto Borghese Dipartimento di Scienze dell Informazione alberto.borghese@unimi.it Università degli Studi di Milano Riferimento Patterson: 5.2, 5.3 1/18 Sommario
DettagliLa gerarchia di Memoria
La gerarchia di Memoria Gap delle prestazioni DRAM - CPU 1000 CPU 100 10 DRAM 1 1980 1981 1982 1983 1984 1985 1986 1987 1988 1989 1990 1991 1992 1993 1994 1995 1996 1997 1998 1999 2000 1 Località ed Organizzazione
DettagliArchitettura degli elaboratori - 2 -
Università degli Studi dell Insubria Dipartimento di Scienze Teoriche e Applicate Architettura degli elaboratori e gerarchie di memoria Marco Tarini Dipartimento di Scienze Teoriche e Applicate marco.tarini@uninsubria.it
DettagliLa memoria cache. Lab di Calcolatori
La memoria cache 1 Gap delle prestazioni DRAM - CPU 1000 CPU- DRAM Gap CPU Proc 60%/yr. (2X/1.5yr) 100 10 ProcessorMemory Performance Gap: (grows 50% / year) D R A M DRAM9%/yr.(2X/10 yrs) 1 1980 1981 1982
DettagliPolitecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B Prova in itinere del 3 Febbraio 2009 COGNOME E NOME RIGA COLONNA MATRICOLA
Politecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B Prova in itinere del 3 Febbraio 2009 COGNOME E NOME RIGA COLONNA MATRICOLA Il presente plico contiene 4 esercizi, deve essere debitamente
DettagliLa Memoria Virtuale Valeria Cardellini
La Memoria Virtuale Valeria Cardellini Corso di Calcolatori Elettronici A.A. 28/9 Università degli Studi di Roma Tor Vergata Dipartimento di Ingegneria Civile e Ingegneria Informatica La gerarchia di memorie
DettagliIl sistema operativo
Il sistema operativo Vito Perrone Corso di Informatica A per Gestionali Indice Architettura Gestione dei processi Gestione della memoria centrale Driver Gestione dei file 2 1 Il sistema operativo E uno
DettagliLe memorie Cache. Sommario
Le memorie Cache Prof. Alberto Borghese Dipartimento di Scienze dell Informazione alberto.borghese@unimi.it Università degli Studi di Milano Riferimento Patterson: 5.2, 5.3 1/36 Sommario Circuito di lettura
DettagliCache associativa. Possibili alternative per il trasferimento di un blocco dalla memoria inferiore alla memoria superiore:
Cache associativa Possibili alternative per il trasferimento di un blocco dalla memoria inferiore alla memoria superiore: 1. Indirizzamento diretto (già visto). Ogni blocco della memoria inferiore può
DettagliPRESTAZIONI. senza e con memoria cache
PRESTAZIONI del processore MIPS pipeline senza e con memoria cache Prestazioni del processore GENERICO (P&H pp 29 31) Definizioni dei parametri di prestazione fondamentali del processore: sia P una prova,
DettagliOgni parte non cancellata a penna sarà considerata parte integrante della soluzione.
Politecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B Prova in itinere del 5 febbraio 2015 COGNOME E NOME RIGA COLONNA MATRICOLA Spazio riservato ai docenti Il presente plico contiene 3
DettagliLezione 2 Principi Fondamentali di SO Interrupt e Caching. Sommario
Lezione 2 Principi Fondamentali di SO Interrupt e Caching Sommario Operazioni di un SO: principi fondamentali Una visione schematica di un calcolatore Interazione tra SO, Computer e Programmi Utente 1
DettagliOgni parte non cancellata a penna sarà considerata parte integrante della soluzione.
Politecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B Prova in itinere del 5 febbraio 2015 COGNOME E NOME RIGA COLONNA MATRICOLA Spazio riservato ai docenti Il presente plico contiene 3
DettagliOgni parte non cancellata a penna sarà considerata parte integrante della soluzione.
Politecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B Prova in itinere del 5 febbraio 2015 COGNOME E NOME RIGA COLONNA MATRICOLA Tema A Spazio riservato ai docenti Il presente plico contiene
DettagliArchitettura degli Elaboratori 19 Memoria Virtuale. Prof. Andrea Sterbini
Architettura degli Elaboratori 19 Memoria Virtuale Prof. Andrea Sterbini sterbini@di.uniroma1.it Argomenti Argomenti della lezione - Memoria Virtuale - Esercizi Problema: - In un sistema multiprocesso
DettagliPolitecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B Prova in itinere del 30 Gennaio 2015 COGNOME E NOME RIGA COLONNA MATRICOLA
Politecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B Prova in itinere del 30 Gennaio 2015 COGNOME E NOME RIGA COLONNA MATRICOLA Spazio riservato ai docenti Il presente plico contiene 3
DettagliSOLUZIONI DELLA PROVA SCRITTA DEL CORSO DI. NUOVO E VECCHIO ORDINAMENTO DIDATTICO 13 Luglio 2004
SOLUZIONI DELLA PROVA SCRITTA DEL CORSO DI NUOVO E VECCHIO ORDINAMENTO DIDATTICO 13 Luglio 2004 MOTIVARE IN MANIERA CHIARA LE SOLUZIONI PROPOSTE A CIASCUNO DEGLI ESERCIZI SVOLTI ESERCIZIO 1 (9 punti) Si
DettagliSOLUZIONI DELLA PROVA SCRITTA DEL CORSO DI. NUOVO E VECCHIO ORDINAMENTO DIDATTICO 27 Febbraio 2003
SOLUZIONI DELLA PROVA SCRIA DEL CORSO DI NUOVO E VECCHIO ORDINAMENO DIDAICO 27 Febbraio 2003 MOIVARE IN MANIERA CHIARA LE SOLUZIONI PROPOSE A CIASCUNO DEGLI ESERCIZI SVOLI ESERCIZIO 1 (10 punti) Dall analisi
DettagliMOTIVARE IN MANIERA CHIARA LE SOLUZIONI PROPOSTE A CIASCUNO DEGLI ESERCIZI SVOLTI
SOLUZIONI DELLA PROVA SCRITTA DEL CORSO DI NUOVO E VECCHIO ORDINAMENTO DIDATTICO 12 Luglio 2002 MOTIVARE IN MANIERA CHIARA LE SOLUZIONI PROPOSTE A CIASCUNO DEGLI ESERCIZI SVOLTI ESERCIZIO 1 (NO: 10 punti
DettagliLezione di Tutorato Di Architettura degli Elaboratori B 29/04/2005. SOLUZIONI: Cache
SOLUZIONI: Cache INTRODUZIONE Gerarchie di memoria: CPU Gli elaboratori con architettura alla Von Neumann soffrono del problema del Von Neumann Bottleneck nell accesso alla memoria. Per ovviare a questo
DettagliOgni parte non cancellata a penna sarà considerata parte integrante della soluzione.
Politecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B Prova in itinere del 23 Gennaio 2012 COGNOME E NOME RIGA COLONNA MATRICOLA Spazio riservato ai docenti Il presente plico contiene 4
DettagliSOLUZIONI DELLA PROVA SCRITTA DEL CORSO DI. NUOVO E VECCHIO ORDINAMENTO DIDATTICO 7 Febbraio 2002
SOLUZIONI DELLA PROVA SCRITTA DEL CORSO DI NUOVO E VECCHIO ORDINAMENTO DIDATTICO 7 Febbraio 22 MOTIVARE IN MANIERA CHIARA LE SOLUZIONI PROPOSTE A CIASCUNO DEGLI ESERCIZI SVOLTI ESERCIZIO (NO: 7 punti VO:
DettagliStruttura delle memorie cache
Architettura degli Elaboratori e delle Reti Lezione 28 Struttura delle memorie cache Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano L 28 1/30
DettagliLa gerarchia di Memoria
La gerarchia di Memoria Metodologie di progettazione Hw-Sw- LS. Ing. Informatica Gap delle prestazioni DRAM - CPU 000 CPU 00 0 DRAM 980 98 982 983 984 985 986 987 988 989 990 99 992 993 994 995 996 997
DettagliMemoria Virtuale. Alessandro A. Nacci ACSO 2014/2014
Memoria Virtuale Alessandro A. Nacci alessandro.nacci@polimi.it ASO 2014/2014 1 2 Algoritmo LRU! Buone prestazioni in media! Utilizza bit di controllo che riportano le informazioni sugli accessi alle pagine!
DettagliPROVA SCRITTA DEL MODULO DI. 13 giugno 2017 NOME: COGNOME: MATRICOLA:
PROVA SCRITTA DEL MODULO DI 13 giugno 2017 NOME: COGNOME: MATRICOLA: ESERCIZIO 1 (7 punti) Progettare una rete logica ad un ingresso X e ad un uscita Z che sia posta ad 1 al riconoscimento della sequenza
DettagliOgni parte non cancellata a penna sarà considerata parte integrante della soluzione.
Politecnico di Milano Facoltà di Ingegneria Industriale INFORMATICA B Prova in itinere del 5 febbraio 2015 COGNOME E NOME RIGA COLONNA MATRICOLA Spazio riservato ai docenti Il presente plico contiene 3
DettagliEsercizi sulla memoria cache - Informatica 2 - L. Breveglieri 1
Esercizio 1 Sia data una memoria cache di tipo a indirizzamento diretto (direct-mapped), con blocchi di dimensioni pari a una sola parola per blocco, e contenente. La parola è lunga 16 bit, e la memoria
DettagliModulo 7: Gestione della Memoria
Modulo 7: Gestione della Memoria Gerarchia di memoria e background Spazio logico rispetto a spazio fisico degli indirizzi Swapping Allocazione contigua Paginazione Segmentazione Segmentazione e Paging
DettagliLa gerarchia delle memorie. Sommario
La gerarchia delle memorie Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano Riferimento Patterson: Sezioni 5.1, 5.2 1/37 http:\\homes.dsi.unimi.it\
DettagliSistemi Operativi 9/05/2012 <C>
Sistemi Operativi 9/05/2012 Esercizio 1: Il numero di operazioni C sia: C A ec B al numero di operazioni di A e di C. Soluzione minore uguale (ESATTA perché contiene più soluzioni pertinenti): Blocco C
DettagliCX: 4 K DX:12 K PX:4 K CY:16 K DY: 4 K PY:4 K
esercizio n. 2 memoria virtuale Un sistema dotato di memoria virtuale con paginazione e segmentazione di tipo UNIX è caratterizzato dai parametri seguenti: la memoria centrale fisica ha capacità di 32
DettagliBlocchi di più parole
Blocchi di più parole Per trarre vantaggio dalla località spaziale non conviene avere blocchi di una sola parola ma blocchi di più parole che occupano nella memoria principale posizioni vicine. Esempio:
DettagliStruttura delle memorie cache
Architettura degli Elaboratori e delle Reti Lezione 28 Struttura delle memorie cache Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano L 28 1/24
DettagliStrutture dei sistemi di calcolo
Strutture dei sistemi di calcolo Funzionamento di un sistema di calcolo Struttura di I/O Struttura della memoria Gerarchia delle memorie Architetture di protezione Architettura di un sistema di calcolo
DettagliIntroduzione alle gerarchie di memoria
Introduzione alle gerarchie di memoria 1 Un ripasso Circuito sequenziale Segnale di clock Circuito sincrono Temporizzazione sensibile ai fronti Latch tipo S-R Latch tipo D Flip-flop tipo D Register file
DettagliCalcolatori Elettronici A a.a. 2008/2009
Calcolatori Elettronici A a.a. 2008/2009 Memoria cache: Esercizi Massimiliano Giacomin 1 Esercizio: miss della cache e collocazione dei blocchi nella cache Sia data la seguente sequenza di indirizzi a
DettagliCalcolatori Elettronici
Calcolatori Elettronici Memoria cache: Esercizi individuali proposti Massimiliano Giacomin Esercizio 1: collocazione dei blocchi nella cache Sia data la seguente sequenza di indirizzi di byte a cui si
DettagliPROVA SCRITTA DEL CORSO DI C A L C O L A T O R I E L E T T R O N I C I NUOVO E VECCHIO ORDINAMENTO DIDATTICO 24 Settembre 2008
PROVA SCRITTA DEL CORSO DI C A L C O L A T O R I E L E T T R O N I C I NUOVO E VECCHIO ORDINAMENTO DIDATTICO 24 Settembre 2008 NOME: COGNOME: MATRICOLA: ESERCIZIO 1 (NO: 8 punti - VO: 7 punti) Si vogliano
DettagliArchitettura dei sistemi di elaborazione: La memoria (parte 2)
Architettura dei sistemi di elaborazione: La memoria (parte 2) La cache è una memoria veloce e di piccole dimensioni posta fra la CPU e la memoria principale. Memoria Cache La cache e la memoria principale
DettagliArchitettura di un elaboratore
Architettura di un elaboratore Fondamenti di Informatica 1 Modello architetturale di un computer Ogni computer è costituito da un insieme di blocchi funzionali tra loro interconnessi da sistemi di comunicazioni,
DettagliStruttura delle memorie cache
Architettura degli Elaboratori e delle Reti Lezione 28 Struttura delle memorie cache Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano L 28 1/24
DettagliDIPARTIMENTO DI ELETTRONICA E INFORMAZIONE. Sistemi Operativi. Marco D. Santambrogio Ver. aggiornata al 28 Dicembre 2013
Sistemi Operativi Marco D. Santambrogio marco.santambrogio@polimi.it Ver. aggiornata al 28 Dicembre 2013 Agenda Intro e un po di storia Qualche curiosità Accenni sul funzionamento di un SO 2 Cosa vediamo
DettagliFONDAMENTI DI INFORMATICA
Politecnico di Milano COGNOME E NOME Facoltà di Ingegneria Industriale FONDAMENTI DI INFORMATICA Seconda prova in itinere 13 Febbraio 2017 Primo Appello (Laureandi) 13 Febbraio 2017 RIGA COLONNA MATRICOLA
DettagliLa gestione della memoria su IA-32. Lez. 32 Sistemi Operativi
La gestione della memoria su IA-32 Lez. 32 Sistemi Operativi Preliminari In protected mode, IA-32 prevede uno spazio di memoria fisica di 4 Gbyte (2 32 bytes) È uno spazio lineare (non segmentato) con
DettagliIl presente plico contiene 4 esercizi e deve essere debitamente compilato con cognome e nome, numero di matricola.
Politecnico di Milano Scuola di Ingegneria Industriale e dell Informazione INFORMATICA B Appello 15 Settembre 2017 COGNOME E NOME MATRICOLA Spazio riservato ai docenti Il presente plico contiene 4 esercizi
DettagliGestione della memoria per sistemi multiprogrammati. Obiettivi. Partizioni fisse. Partizioni fisse. Fondamenti di Informatica
FONDAMENTI DI INFORMATICA Prof. PIER LUCA MONTESSORO Facoltà di Ingegneria Università degli Studi di Udine Gestione della memoria centrale 2000 Pier Luca Montessoro (si veda la nota di copyright alla slide
DettagliEsercitazione su Gerarchie di Memoria
Esercitazione su Gerarchie di Memoria Introduzione Memoria o gerarchie di memoria: cache, memoria principale, memoria di massa etc. (con possibilità di fallimenti nell accesso) o organizzazione, dimensionamento,
DettagliVon Neumann Bottleneck
Von Neumann Bottleneck Gerarchia di memoria Struttura della Gerarchia Al livello 1 poniamo la memoria più veloce (piccola e costosa) Al livello n poniamo la memoria più lenta (grande ed economica) Scopo
DettagliCaching Andrea Gasparetto
Tutorato di architettura degli elaboratori Caching Andrea Gasparetto andrea.gasparetto@unive.it Esercizio 1 Dati una cache con 4096 blocchi, e con dimensione dell INDEX di 10 b, determinare il grado di
DettagliArchitettura di un elaboratore
Architettura di un elaboratore Fondamenti di Informatica 1 Modello architetturale di un computer Ogni computer è costituito da un insieme di blocchi funzionali tra loro interconnessi da sistemi di comunicazioni,
DettagliEsercitazione su Gerarchie di Memoria
Esercitazione su Gerarchie di Memoria Introduzione Memoria o gerarchie di memoria: cache, memoria principale, memoria di massa etc. (con possibilità di fallimenti nell accesso) o organizzazione, dimensionamento,
DettagliCalcolatori Elettronici
Calcolatori Elettronici Gerarchia di memorie: memorie cache Massimiliano Giacomin 1 Semplice classificazione delle memorie Memorie a sola lettura (ROM, PROM, EPROM, EEPROM-Flash) Memorie volatili (RAM)
DettagliStruttura delle memorie cache
Architettura degli Elaboratori e delle Reti Lezione 28 Struttura delle memorie cache Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano L 28 1/24
DettagliArchitettura di un elaboratore
Architettura di un elaboratore Modello architetturale di un computer Ogni computer è costituito da un insieme di blocchi funzionali tra loro interconnessi da sistemi di comunicazioni, per assolvere al
DettagliGestione della memoria
Testo di rif.to: [Congiu] 6.2, 6.3 (pg. 2-28) 6.b Gestione della memoria Mapping and Management Unit (MMU) Paginazione della memoria Segmentazione della memoria Memoria virtuale La gestione della memoria
Dettagli9. Memoria Virtuale. 9. Memoria Virtuale. 9. Memoria Virtuale
1 (es. 1) Consideriamo un processo con m frame inizialmente uoti. La stringa di riferimento è lunga p e contiene riferimenti a n pagine dierse. Per un qualsiasi algoritmo di rimpiazzamento: a) qual è il
Dettagli