Sviluppo di un sistema integrato PC Telecamera per videosorveglianza

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1 Sviluppo di un sistema integrato PC Telecamera per videosorveglianza Michele Mazzante Relatore: Prof. Sergio Carrato Università degli studi di Trieste, dipartimento di Elettrotecnica, Elettronica ed Informatica In collaborazione con EUROTECH S.p.A. Amaro (UD) Anno Accademico 2002/2003

2 Introduzione NETWORK CAMERA: : sistema di ripresa video utilizzabile all interno di reti informatiche MERCATO ATTUALE: : Sono in grado di acquisire immagini o filmati, che possono essere visionati a distanza su un PC. SVANTAGGIO: : Richiedono l intervento dell operatore remoto per l elaborazione dei dati.

3 Utilizzo Tipico

4 La nascita di un nuovo prodotto Studio di fattibilità Selezione delle tecnologie Sviluppo del piano di lavoro Specificazione Progettazione Elaborazione di un prototipo Test e valutazioni Industrializzazione

5 Indagine di mercato Comprendere il mercato Studiare la concorrenza Ricercare nuovi spazi di mercato

6 Indagine di mercato Ottica Elettronica Prezzi e dimensioni Nome Fuoco/ Zoom Dim. Imm. bit/ pixel Lux Pan/ Tilt Frame/s CPU Mem( MB) OS ETH Protoc. Prezzo Dim.(mm) Note D-Link DCS1000 Man 640x ,5 No Max 20 10/100 TCP/IP,,, $299 57x89x165 AXIS 2100 Man/ fisso 640x No 10 ETRAX- 100, RISC Emb. 8 Linux 10/100 TCP/IP,,, $300 41x102x147 Ccd Panasonic 7,5@640x KX-HCM10 Fisso 640x Si TCP/IP,,, $349 Intellinet Network IP Fisso 640x ,5 No Max 30 32bit Emb. Risc 8 Linux 10/100 TCP/IP,,, $365 Cmos D-Link DCS1000W Man 640x No Max 31 StarDot Netcam Man 640x480 No 0,1 Neuricam Ethercam Man 640x ,2 No Pixord 120 Fisso 704x576 0,5 No Max 30 Samsung SWC-101 Fisso 720x486 5 No Max 30 AXIS 2120 Man 704x No 30/25 FlexWatch 100 Fisso 704x576 1 No Max 30 10/100 o Wirless TCP/IP,,, $449 57x89x165 Wireless Motorola Emb. Coldfire 8 Linux 10 TCP/IP,,, $499 55x83x167 32bit Emb. Risc Arm 16 Linux 10 TCP/IP,,, $800 40x55x90 Cmos 32bit Risc TCP/IP,,, $800 54x77x168 32bit Emb. Risc 16 Linux 10 TCP/IP,,, $837 40x90x144 ETRAX- 100, Emb. RISC 16 Linux 10/100 TCP/IP,,, $892 57x86x138 32bit Emb. Risc 32 Linux 10/100 TCP/IP,,, $899 60x100x255

7 Indagine di mercato Ottica Elettronica Prezzi e dimensioni Mem( MB) OS ETH Protoc. Prezzo Dim.(mm) Note Emb. Risc 16 Linux 10 TCP/IP,,, $ x95x185 Kit Emb. Risc 16 Linux 10 TCP/IP,,, $ x96x186 Dsp Nome Fuoco/Zo om Dim. Imm. bit/ pixel Lux Pan/ Tilt Frame/s CPU Pentax 32bit Versacam IC4 Man 720x486 3 No Max 30 Sony SNC- 25@ 32bit VL10P Man 720x576 2 No 360x288 ETRAX- 100LX, AXIS 2420 Man 704x ,5 No 30/25 Samsung 32bit SWC-104 Man 720x486 3 No Max 30 IQeye3 Man 1280x960 0,5 No PowerPC JVC VN-C2WU Man 640x480 0,5 Si RISC Emb. 16 Linux 10/100 TCP/IP,,, $ x86x138 Emb. Risc 16 Linux 10 TCP/IP,,, $ x95x MIPS 640x480 10/100 TCP/IP,,, $ x76x130 Cmos 5@ 640x TCP/IP,,, $ x82x97 Cmos Samsung SWC-160 Pentax VersaCam 360 CanonVB-C10 Auto/16x 640x480 6 SI Max 30 10/100 TCP/IP,,, $ x113x143 Sony SNCR- 30@ 32bit Emb. Z30PN Auto/25x 736x480 3 Si 640x480 Risc 32 Linux 10/100 TCP/IP,,, $ x175x144Pcmcia 32bit Emb. Pentax IC-R20 Man 720x486 3 No Max 30 Risc 16/HD20GB Linux 10 TCP/IP,,, $ x95x185 Kit 30@ JVC VN-C30U Auto/ 15x 640x Si 320x240 10/100 TCP/IP,,, $ x110x100Cmos IC- Auto Man/16x 720x486 0,5 No Max 30 Auto Man/16x 720x486 0,5 Si Max 30 32bit Emb. Risc 16 Linux 10 TCP/IP,,, $ x160x201 32bit Emb. Risc 16 Linux 10 TCP/IP,,, $ x160x201Kit

8 Spazi di Mercato Elemento innovativo: L inserimento di un vero e proprio Personal Computer,, dotato di tutte le interfacce standard, all interno di una telecamera: Videosorveglianza, Monitoraggio Ambienti ostili all'uomo Chimica, Data logger/gpio Elaborazioni on site Mpeg4, algoritmi neurali, riconoscimento Versatilità Riprogrammabile da utente

9 Analisi dei costi Prezzo medio di vendita Prezzo di listino 24% - 40% Margine di distribuzione 100% 20% - 29% 80% - 71% 11% - 10% 45% - 65% Margine Complessivo Margine Complessivo Costi Costi Costi Diretti Diretti Diretti 44% - 25% Costo Costo Costo Costo Componenti Componenti Componenti Componenti 32% - 39% 33% - 15% 9% - 6%

10 Dal prezzo di listino al costo dei componenti 800,00 700,00 600,00 500,00 400,00 300,00 200,00 100,00-173,68 225,56 225,56 67,61 67,61 67,61 233,14 233,14 233,14 233,14 Margine di distribuzione 24,8% Margine totale 32,2% Costi diretti 9,7% Costo componenti 33,3%

11 Bill Of Material BOM 233,14 National LM ,00 Lente 25,00 Scatola 10,00 Dram 512Kx16 2,00 Geode SC ,00 Dc-Dc Converter 10,00 Clock 32MHz 0,17 Flash 1MByte Bios 4,00 Dram 128Mbyte 20,00 Ethernet RTL8139 3,61 Connettori MiniPci, IDE,, 2,00 Attivi 10,00 Passivi 5,00 PCB 20,00 Assemblaggio 20,00 Alimentatore 2,00 Margine FPGA 34,36

12 Scelte Tecnologiche PC-CAM IDE MONDO ESTERNO SENSORE VIDEO FPGA PC GEODE (SW Linux per controllo, interpolazione, comunicazione)

13 PC-CAM CAM PC NS Geode SC2200 Sistema PC Embedded Single Chip, CPU x86, Low Power, (PC/AT, PCI, USB, IDE, LPT, AC97, VIP, etc.) Sensore NS LM9628 Sensore video CMOS a colori VGA (640*480), 12 bpp,, 30 fps, dinamica db Interfaccia Altera Acex 1k100 FPGA 4992 Elementi logici (LE), Bit totali Ram, 147 IO Pin

14 Evoluzione del progetto/1 Studio delle specifiche del bus IDE (per connettere il sensore video al PC). Studio delle specifiche del protocollo I 2 C (per dialogare con i registri interni al sensore ed al circuito di interfaccia). Studio del linguaggio VHDL (per la programmazione dell FPGA). Apprendimento del software di sviluppo Quartus II (per la programmazione dei dispositivi Altera).

15 Evoluzione del progetto/2 Allestimento di un banco di sviluppo comprendente tutti gli elementi HW. Sviluppo del codice VHDL necessario per descrivere il comportamento dell interfaccia. Sviluppo di SW in ambiente Linux per la configurazione dell HW e per il post processing grafico.

16 Setup HW Sensore/Demoboard Demoboard/PC

17 Il Progetto Hardware La logica programmabile svolge due compiti: Ricevere dal sensore la sequenza di pixel (12 bit), selezionarne quelli validi, bufferizzarli ed immetterli sul bus IDE secondo il protocollo UltraDMA/33 Mettere a disposizione del PC un interfaccia I 2 C compatibile per gestire lo stato della logica (Start/Stop, Reset, Num. Frame da acquisire)

18 Scelta dell interfaccia Circuiti integrati digitali Standard Specifici (ASIC) Logiche standard Semicustom Custom Gate Array Logiche programmabili Standard Cell Full Custom PLD FPGA

19 Scelta della logica programmabile FPGA - Field Programmable Gate Array Dispositivo programmabile sul campo Buona disponibilità di logica combinatoria Elevato numero di elementi di memoria

20 Flusso di Progetto per Fpga VHDL EDITOR GRAFICO EDITOR GRAFICO COMPILAZIONE SIMULAZIONE FUNZIONALE SINTESI FITTING FILE DI PROGRAMMAZIONE SIMULAZIONE TIMING ANALISI DEI RITARDI TEST DEL PROTOTIPO

21 Implementazione FPGA Sensore Dati 12 bit e n a b l e Clk in En In Memoria FIFO 2048 Pixel WR en V Sync H Sync Reset Clr Empty Full RD en Controllore di processo (FSM) N# Frames 8 bit Reset Start Clk out En Out Dma Req Dma Ack Dma Rdy Dma Stop Dma Strobe e n a b l e Dati 16 bit IDE SDA Nucleo I 2 C (FSM), registri di stato e di comando SCL Bus I 2 C

22 Sistema Operativo Linux vantaggi di un sistema aperto dialogare con l hardware l a basso livello sistema operativo di cui siano disponibili i sorgenti si evitano i livelli di astrazione troppo elevati comunemente offerti da software di tipo commerciale la diminuzione del numero degli strati software frapposti tra l applicativo l software e l hardware l rende più efficiente e controllabile il sistema.

23 Software Applicativo Setup IDE BUS Master UDMA/33 Setup Sensore via I 2 C Setup FPGA via I 2 C Acquisizione Interpolazione

24 Interpolazione/1 Struttura di una telecamera professionale

25 Interpolazione/2 Schema Bayer per la distribuzione dei Pixel

26 Risultati Sono state acquisiti migliaia di fotogrammi Con l insieme dei fotogrammi il software elabora un video Il sistema HW - SW è risultato affidabile dimostrando un funzionamento corretto senza interruzioni

27 Conclusioni E praticabile l uso l del bus IDE per il trasferimento di immagini Un dispositivo appartenente alla famiglia FPGA è stato utilizzato per dialogare tramite bus IDE E possibile realizzare un prototipo

28 Possibili Sviluppi Il linguaggio VHDL, per la descrizione della logica programmabile, rende possibile un uso modulare del risultato [dispositivo] ottenuto Permetterà lo sviluppo di un algoritmo di interpolazione HW all interno dell FPGA L interfaccia potrà essere usata con eventuali nuovi tipi di sensori senza dover stravolgere completamente il progetto e quindi riducendo i tempi di sviluppo