Il processore: Data path e Control path

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1 Il processore: Data path e Control path A/A 217/218 1

2 Elementi di un processore In ogni processore si possono distriguere due elementi fondamentali: Data path Circuiti che eseguono operazioni aritmetico-logiche (ALU, shifter,...) Circuiti di mantenimento dello stato (registri, cache,...) Ogni componente che si trova sul percorso dei dati durante un elaborazione Control path Decodifica istruzioni e coordinamento unità di elaborazione Attivazione bus di I/O Selezione registri Selezione operazione dell ALU... 2

3 CPU MIPS Il datapath che costruiremo sarà una versione semplificata di una CPU MIPS Copre un sottoinsieme limitato di istruzioni rappresentative dell ISA: aritmetiche/logiche: add, sub, and, or, slt accesso alla memoria: lw, sw trasferimento di controllo: beq, j Ad ogni ciclo di clock viene eseguita una istruzione completa. Implementiamo un architettura Harvard Assumiamo che la memoria che tiene le istruzioni (read-only) e la memoria che tiene i dati (read/write) siano separate. Possiamo leggere e scrivere nello stesso ciclo di clock. 3

4 Cosa fa una CPU? Per ogni istruzione: legge dalla memoria l istruzione il cui indirizzo è nel PC legge dei registri (in base a quanto specificato dall istruzione) A seconda dell istruzione: usa la ALU per calcolare uno tra i seguenti valori: un risultato aritmetico/logico un indirizzo di memoria (registro + offset) l'indirizzo di un branch target accede alla memoria per load/store aggiorna il PC con PC + 4 o con un indirizzo target 4

5 Lettura di una istruzione da memoria Per eseguire un istruzione è necessario prima leggerla dalla memoria. PC è un registro dedicato che contiene l indirizzo dell istruzione attualmente in esecuzione, ovvero quella che devo leggere da memoria Escludendo casi di branch o jump, tipicamente la prossima istruzione da eseguire è quella successiva alla corrente. Ogni istruzione è rappresentata da un blocco di 32 bit (4 bye). L istruzione successiva a quella corrente si troverà quindi all indirizzo PC

6 Lettura di una istruzione da memoria PC+4 PC Clock (implicito) Istruzione attualmente in esecuzione Ad ogni fronte di clock Il registro PC aggiorna il suo valore, aumentandolo di 4 6

7 Istruzioni di tipo R L istruzione viene letta dalla memoria (es. add $s, $t, $t1). rs ($s) e rt ($t) selezionano i due registri in lettura rd ($t1) seleziona il registro in scrittura Vengono generati segnali di controllo dell ALU. Vengono letti i valori dei registri sorgenti e dati in input alla ALU. L ALU esegue l operazione. Il valore in output dalla ALU viene scritto nel registro destinazione ($t1). 7

8 Istruzioni di tipo R add $s, $t, $t1 rt=$t1 // 5 Read Reg 2 rd=$s Istruzione // 5 Write Reg Read Data 1 // 32 ALU Operation (add) ALU // 5 Read Reg 1 Register File rs=$t Read Data 2 Write Data // 32 // 32 RegWrite 8

9 Istruzioni load (tipo I) L istruzione viene letta dalla memoria (es. lw $t, 4($a)). Il valore contenuto nel registro rs ($a) viene mandato come primo operando all ALU. L offset (x4) viene esteso a 32 bit con segno ed inviato all ALU come secondo operando. Vengono generati segnali di controllo dell ALU. L ALU esegue l addizione tra valore del registro base e offset, ottenendo l indirizzo a cui accedere. Il dato è letto dalla memoria e scritto nel registro rt ($t). 9

10 Datapath istruzione load lw $t, 4($a) $t // 5 Read Reg 2 Write Reg // 32 Read Data 2 Write Data RegWrite x4 // 16 sext MemRead Address // x4 32 // 32 Data Memory Istruzione Read Data 1 ALU // 5 Read Reg 1 Registers $a ALU Operation (add) Write data Read data xxxxxxxxx 1

11 Istruzioni store (tipo I) Il valore contenuto nel registro rs ($a) viene mandato come primo operando all ALU. L offset (xc) viene esteso a 32 bit con segno ed inviato all ALU come secondo operando. Vengono generati segnali di controllo dell ALU. L ALU esegue l addizione tra valore del registro base e offset, ottenendo l indirizzo a cui accedere. Il dato contenuto nel registro rt ($t) è scritto nella memoria principale all indirizzo selezionato. 11

12 Datapath istruzione store sw $t, 12($a) Read Reg 2 Write Reg // 32 Read Data 2 Write Data // 32 xxxxxxxxx xc Address Data Memory // $t 5 Read Data 1 ALU operation ALU Istruzione // 5 Read Reg 1 Registers $a Write data Read data MemWrite // 16 sext // xc 32 12

13 Datapath combinato R/load/store 13

14 Istruzione di salto L istruzione viene letta dalla memoria (beq $t, $a, LABEL). L offset (LABEL) viene shiftato a sinistra di 2 bit e esteso a 32 bit con segno. L indirizzo risultante viene sommato con PC + 4 (adder aggiuntivo). I due registri in lettura rs ($t) e rt ($a) vengono passati alla ALU come operandi. La ALU calcola la differenza tra i due operandi. Viene interpretato il segnale zero della ALU per capire se il salto deve o meno avvenire. In caso affermativo, si esegue il salto aggiornando il valore di PC (PC LABEL) 14

15 Datapath istruzione di salto beq $t, $a, LABEL Add MUX 4 32 Read Reg 2 Write Reg Write Data PCSrc ALU operation Read Data 1 zero Read Reg 1 shift << 2 ALU Read Instruction $t sign // ext Registers // 16 $a Instruction Memory Read Address PC LABEL Add 1 Read Data 2 15

16 Datapath completo 16

17 Unità di controllo Il datapath che abbiamo costruito ha 7 segnali di controllo: RegWrite, ALUSrc, PCSrc, MemWrite, MemtoReg, MemRead 1 bit ALU Operation 4 bit L'unità di controllo del processore ha il compito di generare (direttamente o indirettamente) quei segnali. Segue una logica combinatoria: l'input è dato dall istruzione (i 6 bit del campo op) In output genera i segnali di controllo E composta da due parti: una di controllo generico una specifica per l ALU 17

18 Controllo della ALU L'unità di controllo della ALU deve generare il segnale ALU operation: Operazione ALU Funzione Aneg Bneg Op AND bitwise 1 OR bitwise 1 Addizione 1 1 Sottrazione 1 11 Confronto slt 1 1 NOR bitwise NAND bitwise Per le istruzioni di tipo R la funzione è data dal codice funct nell istruzione. Per le istruzioni load/store la funzione è sempre add (b1). Per le istruzioni tipo beq la funzione è sempre sub (b11). 18

19 Controllo della ALU L'input all'unità di controllo della ALU è dato da: due bit che indicano a che categoria appartiene l istruzione (ALUOp) il codice funct dell'istruzione per le istruzioni R I bit ALUOp sono settati dall'unità di controllo principale. ALUOp Operazione ALU desiderata ALU operation xxxxxx add 1 sw xxxxxx add 1 beq xxxxxx 1 sub 11 add 1 1 add 1 sub 11 1 sub 11 and 11 1 and or or 1 slt slt 111 Opcode [31:25] Funct [5:] lw op Bit funct Bit 5- / 6 Control / 2 ALUOp / 6 ALU Control / 4 Altri segnali di controllo ALU operation 19

20 Contollo e istruzioni In scrittura per tipo R e load R-type rs 31:26 Load/ Store 25:21 35 or 43 rs 31:26 Branch 4 Unico input del circuito di controllo principale rt 2:16 rt 25:21 rs 25:21 opcode Sempre lettura shamt funct 15:11 1:6 5: address 2:16 rt 31:26 rd Richiede un ulteriore segnale di controllo (RegDst) 15: address 2:16 Sempre lettura, eccetto load 15: Estensione segno e addizione 2

21 Datapath completo 21

22 Segnali di controllo per registri RegWrite 1 abilita scrittura di Write Data nel registro indicato da Write register. Disabilita scrittura registri RegDst 1 Seleziona Write Register da bit [15:11] dell istruzione Seleziona Write Register da bit [2:16] dell istruzione 22

23 Segnali di controllo dell ALU ALUSrc 1 Secondo operando dell ALU è una costante (bit 15:) estesa con segno a 32 bit Secondo operando dell ALU è il valore Read Register 2. ALUOp Segnale derivato dall opcode dell istruzione (bit 31:25) ALU Control Unione di bit [5:] e ALUOp per ottenere l operazione da far eseguire all ALU principale 23

24 Segnali di controllo memoria dati MemWrite Disabilita scrittura 1 Abilita scrittura del valore presente in Write data all indirizzo indicato da Address. MemRead Disabilita lettura 1 Abilita lettura del valore all inidirizzo Address e lo rende disponibile su Read Data. MemToReg Il valore scritto su registro è preso dall uscita dell ALU 1 Il valore scritto su registro è preso dal campo Read data della memoria dati. 24

25 Segnali di controllo per PC PCSrc PC viene incrementato di 4, esecuzione sequenziale 1 PC viene incrementato di una costante (bit 15:) estesa con segno a 32 bit PcSrc Branch PCSrc = 1 se e solo se: Istruzione in esecuzione è branch Segnale zero dell ALU è attivo Quindi posso ottenerlo con un circuito logico di and: PCSrc = Branch zero 25

26 Segnali di controllo principali L ingresso dell unità di controllo principale è costituito esclusivamente dal campo opcode (6 bit) Istruzione RegDst ALUSrc Memtoreg RegWrite MemRead MemWrite Branch ALUOp Tipo R (funct) lw (add) sw X 1 X 1 (add) beq X X 1 1 (sub) 26

27 Datapatch con controllo 27

28 Istruzioni tipo R 1 1 X 1 28

29 29

30 3

31 Istruzione beq X? 1 Zero = 1 salto (PCSrc = 1) Zero = non salto (PCSrc = ) X? 1 31

32 Istruzione I: addi X 32

33 Formato J Indirizzo destinazione: b = x46c Bit presi da PC attuale Sempre per allineamento a 32 bit istruzioni 33

34 Jump incondizionato 34

35 Considerazioni su datapath MIPS Un datapath contiene i componenti e i collegamenti necessari ad implementare un ISA (Instruction Set Architecture). L implementazione vista è molto semplificata, in particolare: a singolo ciclo di clock (1 ciclo 1 istruzione) a memorie separate (istruzioni e dati) con un ISA ridotto rispetto al MIPS classico a 32 bit La logica di controllo dice al datapath che cosa fare: si basa su una logica combinatoria riceve in input l istruzione binaria (la parte significativa) 35

36 Altre istruzioni e ISA In una CPU MIPS reale il datapath è molto più complesso, per implementare tutte le istruzioni standard dell architettura jal jr cvt.s.w. complessità aumenta considerevolmente Altre architetture RISC sono implementate sfruttando principi e componenti analoghi, ognuna con delle peculiarità diverse Architetture CISC hanno data/control path molto più complesso, tipicamente a causa della complessità delle istruzioni Codifica a lunghezza variabile Register-memory Dimensione variabile dei registri (es. x86) Microarchitettura 36

37 Eccezioni e interrupt Nella maggior parte dei casi il flusso di esecuzione è determinato Sequenzialmente Da istruzioni di salto Ci sono casi in cui l esecuzione normale è interrotta (evento di Interrupt ReQuest IRQ) e si entra in uno stato eccezionale Trap! divisione per, viene richiamato l ISR div_zero_int_isr Esecuzione Esecuzione normale ISR li li div mfhi mflo $a, 42 $a1, $a, $a1 $t $t div_zero_int_isr: addi $sp, $sp, -32 eret Salto automatico a Interrupt Service Handler (ISR) Ci possono essere leggere differenze sulla modalità di gestione dei vari eventi 37

38 Eccezioni e interrupt Un evento IRQ può succedere potenzialmente in qualunque momento Esempi di IRQ: L esecuzione dell ISR è spesso completamente asincrona al flusso di istruzioni normale Problemi di concorrenza ISR solitamente devono essere brevi e scritti con molta cura Nell ISR solitamente c è un prologo e un epilogo, analogamente alle funzioni, per gestire lo stato del programma interrotto e il suo eventuale ripristino IRQ gestiti normalmente dal sistema operativo in maniera trasparente Errori di esecuzione (trap), ad esempio: Eventi esterni da periferiche, ad esempio: Accessi a memoria non esistente o non consentita Errori aritmetici (es. divisione per ) Istruzione non valida Ricezione/trasmissione dati Timer Eventi generati dal codice Software Interrupt 38

39 Eccezioni e interrupt Nella maggior parte dei casi è possibile disabilitare l esecuzione degli ISR attraverso delle istruzioni o registri speciali MIPS mantiene dei registri speciali nel coprocessore, ad esempio: Processor Status register (xc) Cause of last exception (xd) Solitamente è una funzionalità possibile solo al sistema operativo, vietata a programmi normali Ulteriore complicazione di data/control path La gestione degli interrupt va configurata dal sistema operativo, ad esempio installando gli ISR appropriati per gli eventi che è necessario gestire, usando istruzioni o periferiche dedicate 39

40 Eccezioni in MARS.text main: teqi $t, li $v, 1 syscall # immediately trap because $t contains # After return from exception handler, specify exit service # terminate normally # Trap handler in the standard MIPS32 kernel text segment.ktext x818 move $k,$v # Save $v value move $k1,$a # Save $a value la $a, kmsg # address of string to print li $v, 4 # Print String service syscall move $v,$k # Restore $v move $a,$k1 # Restore $a mfc $k,$14 # Coprocessor register $14 has address of trapping instruction addi $k,$k,4 # Add 4 to point to next instruction mtc $k,$14 # Store new address back into $14 eret # Error return; set PC to value in $14.kdata kmsg:.asciiz "Trap generated" 4

41 Prestazioni Implementazione aumenta velocità di esecuzione di un generico programma Come quantifico la velocità di esecuzione? Wall clock time tempo reale, tiene conto di interrupt, tempi di attesa memoria etc CPU time tempo in cui la CPU esegue effettivamente qualcosa Definizione di throughput di una CPU: Numero di istruzioni/task/operazioni eseguite in un unità di tempo MIPS (Million of Instructions Per Second) es. 2 MIPS = 2 instr/s FLOPS (Floating Point Operation Per Second) es. 1.2 GFLOPS = fops/s 41

42 Prestazioni Non siamo interessati alla quantità statica di istruzioni, ovvero alle linee di codice del programma. Quello che dobbiamo considerare è la quantità dinamica di istruzioni, ovvero quante istruzioni vengono realmente eseguite durante l esecuzione del programma. Non sempre un numero minore di istruzioni statiche corrisponde a maggiori prestazioni, a volte è vero il contrario 3 righe, 21 istruzioni eseguite li loop: addi bne $a, 1 $a, $a, -1 $a, $zero, loop 42

43 Prestazioni - CPI Il numero medio di cicli di clock per istruzione (CPI) dipende sia dal processore che dal programma: un programma con molte istruzioni floating point può avere un CPI più alto di un programma che utilizza solo interi un processore può eseguire lo stesso programma molto più velocemente rispetto ad un altro processore meno performante. Nel datapath descritto nelle slides precedenti abbiamo assunto che una istruzione venga eseguita in un ciclo di clock, quindi il CPI è 1. In generale: CPI > 1 a causa di stalli sulla memoria o istruzioni lente CPI < 1 su macchine che eseguono più istruzioni nello stesso ciclo di clock 43

44 Prestazioni - CPI Esempio: una CPU necessita di 45 cicli di clock per eseguire uno specifico programma, per un totale di 3 istruzioni eseguite CPI = 45 / 3 = 1.5 Se la CPU ha un clock di 1 MHz, il tempo di CPU necessario sarà TCPU = 45 / (1 16) = s = 45 μs 44

45 Prestazioni tempo di CPU Per migliorare le performance si può migliorare ogni singolo fattore. Il miglioramento di un fattore può portare al peggioramento degli altri. Es. migliorando il CPI posso dover usare un clock più lento 45

46 Misura prestazioni $ sudo perf stat -d du -sch docs/ 2>&1 >/dev/null Performance counter stats for 'du -sch docs/': 2478, <not supported> task-clock (msec) context-switches cpu-migrations page-faults cycles stalled-cycles-frontend stalled-cycles-backend instructions branches branch-misses L1-dcache-loads L1-dcache-load-misses LLC-loads LLC-load-misses # # # # # # # # # # # # # #,114,4,1,44,947 71,95% 58,17%,54 1,33 15,553 4,79% 142,576 5,37% 4,41 CPUs utilized M/sec K/sec K/sec GHz frontend cycles idle backend cycles idle insn per cycle stalled cycles per insn M/sec of all branches M/sec of all L1-dcache hits M/sec (34,65%) (44,81%) (43,59%) (55,22%) (55,6%) (54,5%) (55,%) (23,29%) (23,4%) 21, seconds time elapsed 46

47 CPU a singolo ciclo di clock Ogni istruzione dell ISA prevede una combinazione di Lettura istruzione da memoria dedicata Decodifica istruzione Lettura registri Calcolo risultato da parte dell ALU Scrittura risultato in memoria o registro... In un ciclo di clock (periodo) deve poter essere eseguita una istruzione: il ciclo di clock deve essere abbastanza lungo da poter eseguire l istruzione più lenta dell ISA. Ma una volta decisa la frequenza di clock, ogni istruzione durerà esattamente lo stesso tempo (1 periodo, anche se potrebbe essere completata in meno tempo). 47

48 Esempio: lw $s, 4($t) Caricamento istruzione da memoria: 2 ns Lettura registro base $t: 1 ns Calcolo indirizzo finale $t+4: 2 ns Lettura dato da memoria: 2 ns Scrittura del dato in $s: 1 ns Totale: 8 ns 48

49 Esempio: add $s,$t1,$t Caricamento istruzione da memoria: 2 ns Lettura operandi $t1,t2: 1 ns Calcolo risultato addizione: 2 ns Scrittura del dato in $s: 1 ns Totale: 6 ns 49

50 Esempio: Calcolo Performance Periodo di clock dovrà essere superiore a 8 ns, tempo necessario all istruzione più lenta Istruzioni più veloci come la add dovranno attendere per il tempo rimanente. Ad esempio le istruzioni store potrebbero impiegare 7 ns, mentre le branch 5 ns Supponiamo di avere un programma la cui percentuale di istruzioni è Aritmetiche: 53 % Load: 12 % Store: 15 % Branch: 2 % Se potessi eseguire le istruzioni alla massima velocità (senza farle aspettare ) otterrei un tempo medio per istruzione di: = 6.19 ns invece di 8 ns con una CPU a singolo ciclo di clock Nella pratica la memoria principale (DRAM) ha tempi di accesso di ~ 5-1 ns CPU a singolo ciclo di clock sarebbe enormemente penalizzata! 5

51 Problemi performance Caratteristiche architetture moderne Tempo esecuzione CPU <<< tempo accesso memoria divario colmabile in gran parte usando cache Diverse classi di istruzioni usano blocchi logici diversi e in momenti diversi posso sfruttare i blocchi non usati in maniera più efficiente attraverso pipeline 51