Lezione 16 Introduzione al sottosistema di memoria
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- Giorgina Bertolini
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1 Lezione 16 Introduzione al sottosistema di memoria All figures from Computer Organization and Design: The Hardware/Software Approach, Second Edition, by David Patterson and John Hennessy, are copyrighted material. (COPYRIGHT 1998 MORGAN KAUFMANN PUBLISHERS, INC. ALL RIGHTS RESERVED.) Figures may be reproduced only for classroom or personal educational use in conjunction with the book and only when the above copyright line is included. They may not be otherwise reproduced, distributed, or incorporated into other works without the prior written consent of the publisher. Roberto Giorgi, Universita di Siena, C117L16, Slide 1 Other material is adapted from CS152 Copyright (C) 2000 UCB
2 Dove siamo I Cinque Componenti Classici di un Calcolatore Processore Parte di Controllo Parte Datapath Memoria Input Output Scaletta: Tecnologie usate per realizzare le memorie volatili : DRAM e SRAM Tecnologie usate per l accesso alla memoria DRAM: EDO, SDRAM, DDR,... Roberto Giorgi, Universita di Siena, C117L16, Slide 2
3 Market Share dei Principali Componenti Elettronici SITUAZIONE RIFERITA ALL ANNO 2000 SOURCE: Primer on Semiconductors, SG Cowen, 3 rd Ed. Jan Optoelectronic 5% Analog Circuitry 15% Bipolar Digital 1% Memory 25% Discretes 9% Custom Logic 15% Microperipherals 6% DSP 3% Microcontrollers 6% Microprocessors 15% Roberto Giorgi, Universita di Siena, C117L16, Slide 3 ANNO 2007: MEMORIA CIRCA 37% DEL MERCATO TOTALE PER HIGH PERFORMANCE COMPUTING (SOURCE: BCCRESEARCH.COM) PREV. 2012: MARKET SHARE COSTANTE, CRESCITA CIRCA 9% ANNUO
4 Tecnologie usate per realizzare le memorie Tecnologie ad accesso sequenziale Il tempo di accesso dipende in maniera lineare dalla locazione fisica - Nastri Tecnologie ad accesso semicasuale Il tempo di accesso dipende sia dalla locazione fisica dell informazione che dal particolare istante in cui faccio accesso - Dischi: dischi-fissi, CDROM, DVD,... Tecnologie ad accesso casuale (Random Access) Il tempo di accesso e indipendente dalla locazione fisica dell informazione - Memoria principale - Due tipi: Non-Volatili e Volatili Roberto Giorgi, Universita di Siena, C117L16, Slide 4
5 Memorie accesso casuale di tipo Non-Volatile ROM (Read-Only Memory) - Non scrivibile (sia vantaggio che svantaggio) EPROM (Erasable Programmable Read-Only Memory) Scrivibile (ma una sola volta) Cancellabile a livello di chip (raggi UV) Necessario intervenire con apposito kit di cancellazione EEPROM (Electrically-Erasable Programmable Read-Only Memory) Scrivibile (1 sola volta) Cancellabile a livello di byte (elettricamente) Dovendo scrivere molti byte si perde molto tempo nelle cancellazioni Memoria Flash : Evoluzione della EEPROM Scrivibile (1 sola volta) Cancellabile a livello di blocco (elettricamente) Roberto Giorgi, Universita di Siena, C117L16, Slide 5
6 Memorie accesso casuale di tipo Volatile Conservano i dati solo se alimentate Principali tipi di implementazioni: DRAM (Dynamic Random Access Memory) Alta densita, basso consumo, basso costo Lente, dinamiche Necessita di essere rinfrescata periodicamente SRAM (Static Random Access Memory) Veloci, statiche basta alimentare il chip per non perdere i dati Bassa densita, alto consumo, alto costo Roberto Giorgi, Universita di Siena, C117L16, Slide 6 Approfondimento: v. slide Costi e Prestazioni delle Memorie
7 Parametri delle Prestazioni della Memoria t a =tempo di accesso (Access Time) Intervallo fra l inizio di una lettura (indirizzo su A-bus) e l arrivo del PRIMO dato (su D-bus) t c =tempo di ciclo (Cycle Time) Intervallo fra l inizio di una lettura e l inizio della lettura successiva t l =tempo di latenza (Latency Time) Tempo di accesso al DATO COMPLETO ovvero alla k-esima word nel caso in cui la memoria supporti trasferimenti a gruppi di k word (se k=1 t l =t a ). Es. dischi, ma anche memorie RAM ω=banda (Bandwidth) Tasso di trasmissione dei byte (si misura in byte/s) Roberto Giorgi, Universita di Siena, C117L16, Slide 7
8 Tempi caratteristici delle memorie A A1 A2 DQ Junk DATA1 Junk DATA2 Junk Access Time Cycle Time A A1 A2 DQ Junk DATA1 DATA2 DATA3 Junk Access Time Latency Time Roberto Giorgi, Universita di Siena, C117L16, Slide 8
9 DRAM versus SRAM Per massimizzare il parametro prestazioni/costo Si usa poca memoria SRAM (costosa e veloce) all interno del chip (es. registri) Si usa una ragionevole quantita di DRAM (meno costosa e relativamente veloce) all esterno del chip Roberto Giorgi, Universita di Siena, C117L16, Slide 9
10 Cella di RAM Statica (SRAM) Cella a 6 Transistor word (row select) 0 1 word 0 1 bit bit Scrittura 1. Preparare il dato sulle bit-line 2. Selezionare la riga (word-line) bit bit Lettura 1. Precaricare bit e /bit a Vdd 2. Selezionare la riga (word-line) 3. La cella preleva carica da bit o /bit 4. Il Sense-Amplifier in fondo alla colonna amplifica la differenza fra bit e /bit * Puo essere sostituito da una resistenza di pull-up per risparmiare area Cella a 5 transistor Roberto Giorgi, Universita di Siena, C117L16, Slide 10 *in realta la linee bit e /bit si caricherenno ad un valore un poco <Vdd
11 Organizzazione delle celle SRAM: 16-word x 4-bit WE_L _L attivo basso A0 A1 A2 A3 Address Decoder Precharge Word 0 Word 1 Word 15 Din 3 Wr Driver & - Precharger + SRAM Cell SRAM Cell : Din 2 Wr Driver & - Precharger + SRAM Cell SRAM Cell : Din 1 Wr Driver & - Precharger + SRAM Cell SRAM Cell : Din 0 Wr Driver & - Precharger + SRAM Cell SRAM Cell : SRAM Cell - + Sense Amp E piu lunga la bit-line o la word-line? Dout 3 SRAM Cell - Sense Amp + Dout 2 SRAM Cell - Sense Amp + Dout 1 SRAM Cell - Sense Amp + Dout 0 Roberto Giorgi, Universita di Siena, C117L16, Slide 11
12 SRAM: Bus dati OE_L Din o D Dout o Q 0 DQ Le possibili combinazioni sono: Scrittura: - WE_L attivo (basso), OE_L disattivo (alto) DQ e un ingresso Lettura: 0spento 1acceso - WE_L disattivo (alto), OE_L attivo (basso) DQ e un uscita Evitare di attivare contemporaneamente i segnali WE_L e OE_L - Il risultato risulta indeterminato Quando il chip non deve caricare il bus dati, si disabilita con - CE_L disattivo alta impedenza Per Din e Dout si usa un unico filo Il motivo principale e perche sul bus dati posso avere scambio in entrambe le direzioni (lettura o scrittura) Per decidere la direzione si usa /OE: OE_L Output Enable (attivo basso), per controllare i buffer thristate: 1 sul filo thristate buffer attivo 0 sul file thristate buffer disattivo Roberto Giorgi, Universita di Siena, C117L16, Slide 12
13 SRAM: Diagramma Logico WE_L OE_L A N 2 N x M SRAM M D La memoria ha una capacita di 2 N word ad M-bit Altri segnali sempre presenti CE_L Chip Enable Vcc, GND Alimentazione Roberto Giorgi, Universita di Siena, C117L16, Slide 13
14 SRAM: Temporizzazioni WE_L OE_L A N 2 N x M SRAM M D Write Timing: Read Timing: DQ Data In High Z Junk Data Out Data Out A Write Address Read Address Read Address OE_L WE_L Write Setup Time Write Pulse Time, t WP Write Hold Time Read Access Time Read Access Time Write Cycle Time, t WC Roberto Giorgi, Universita di Siena, C117L16, Slide 14 Read Cycle Time, t RC
15 Cella di RAM dinamica (DRAM) La cella a 6 transistor per quanto possa sembrare piccola, ha un peso notevole sull area totale di una RAM Qual e il numero minimo di transistor che puo essere usato per memorizzare un bit? Cella DRAM a 1 transistor word line Un solo transistor l elemento di memorizzazione puo essere realizzato con un consensatore Condensatore carico 1 logico Condensatore scarico 0 logico Il transistor consente la lettura e la scrittura Condensatore bit transistor di passo Roberto Giorgi, Universita di Siena, C117L16, Slide 15
16 DRAM: Funzionamento della cella a 1 transistor Scrittura: 1. Caricare la bit-line col dato 2. Selezionare la riga (word-line) word line Lettura: 1. Precaricare la bit-line a Vdd/2 2. Selezionare la riga (word-line) 3. Scambio di carica fra cella e bit-line - lievissima variazione di tensione sulla bit-line 4. Rilevazione della variazione (Sense-Amplifier molto sofisticato) - l amplificatore deve essere in grado di rilevare una variazione di carica di circa 1 milione di elettroni 5. Caricare la bit-line col dato letto (scrittura!) - Ripristino il contenuto della cella bit Refresh 1. Effettuo una finta lettura di tutte le celle - Ripristino il contenuto di ogni cella Roberto Giorgi, Universita di Siena, C117L16, Slide 16 N.B. La cella ha un solo filo di accesso (word-line) separazione ROW/COL
17 DRAM: Organizzazione logica di memoria a 4 Mbit OE_L RAS_L CAS_L WE_L A0 A10 e dopo A11 A21 11 Roberto Giorgi, Universita di Siena, C117L16, Slide 17 C T R L R o w L a t c h e s C o l. L a t c h e s R o w D e c o d e r word line Storage Cell Precharge circuit bit line Memory Array (2048 x 2048) Sense Amp., I/O Circuits, Row Buffer Column Decoder Data OUT Data IN DQ Approfondimento: v. slide DRAM: Organizzazione fisica di memoria a 4 Mbit
18 DRAM: Diagramma Logico RAS_L CAS_L WE_L OE_L A 256K x 8 9 DRAM 8 DQ Din e Dout sono multiplexati su DQ: Scrittura: - WE_L attivo (basso), OE_L disattivo (alto) DQ e un ingresso Lettura: - WE_L disattivo (alto), OE_L attivo (basso) DQ e un uscita Gli indirizzi di Riga e di Colonna condividono i pin A RAS_L va basso i latch di riga memorizzano i pin A CAS_L va basso i latch di colonna memorizzano i pin A Nota: RAS/CAS sono sensibili al fronte in discesa Roberto Giorgi, Universita di Siena, C117L16, Slide 18 Nota: In alcuni chip di DRAM il segnale OE non c e e invece di DQ ci sono Din e Dout
19 DRAM: Ciclo di scrittura L accesso inizia con l attivazione di RAS_L RAS_L CAS_L Write Cycle Time A Row Address Col Address Junk Row Address OE_L WE_L DQ Junk Data In Junk Write Access Time Roberto Giorgi, Universita di Siena, C117L16, Slide 19
20 DRAM: Ciclo di lettura L accesso inizia con l attivazione di RAS_L RAS_L Read Cycle Time CAS_L A Row Address Col Address Junk Row Address WE_L OE_L DQ High Z Junk Data Out High Z Read Access Time Roberto Giorgi, Universita di Siena, C117L16, Slide 20
21 t RC, t RAC e t CAC t RC : tempo minimo fra due accessi a righe t RC = 110 ns per una DRAM a 4Mbit t RAC (e t CAC ): tempo minimo fra discesa di RAS (CAS) e dati validi t RAC e data come velocita della DRAM (t RAC =60ns con t RC =110ns) RAS_L t RC = Read Cycle Time CAS_L A Row Address Col Address Junk Row Address Col Address Junk WE_L OE_L DQ High Z Junk t CAC = Read Access Time from CAS t RAC = Read Access Time from RAS Data Out High Z Output Enable Delay Data Out Roberto Giorgi, Universita di Siena, C117L16, Slide 21
22 t PC t PC : tempo minimo fra l inizio dell accesso a una colonna e l inizio dell accesso alla colonna successiva 35 ns per una DRAM a 4Mbit e con t RAC di 60 ns RAS_L t PC (Page Cycle time) CAS_L A Row Address Col Address Junk Row Address Col Address Junk WE_L OE_L DQ High Z Junk Data Out High Z Output Enable Delay Data Out Roberto Giorgi, Universita di Siena, C117L16, Slide 22
23 DRAM: Prestazioni Una DRAM da 60 ns (t RAC ) puo Effettuare un accesso a righe distinte ogni 110 ns (t RC ) Effettuare un accesso a colonna in (t CAC ) 15 ns, ma il tempo fra due accessi a colonna deve essere almeno 35 ns (t PC ). - I ritardi di indirizzamento esterni e tempi di turnaround sul bus fanno si che questo tempo salga a ns Questi tempi non includono il tempo per inviare l indirizzo fuori dal microprocessore (ritardo di indirizzamento) ne il ritardo introdotto dal controller della memoria Pilotaggio dei chip di DRAM, controller esterno, bus turnaround, modulo SIMM, pin,... Per una DRAM da 60 ns (t RAC ) si puo dire che e gia buono un tempo di accesso pari a ns Roberto Giorgi, Universita di Siena, C117L16, Slide 23
24 Sistema di Memoria N.B. e il DRAM controller che avra cura di inviare successivamente meta degli indirizzi ai chip di DRAM sincronizzandoli sui segnali RAS e CAS address DRAM n Controller n/2 DRAM 2 n x 1 chip data Memory Timing Controller w Bus drivers Il tempo per ricevere un dato ( turnaround time ) e dato da Tc = Tcycle + Tcontroller + Tdriver Roberto Giorgi, Universita di Siena, C117L16, Slide 24
25 Tecniche per migliorare le prestazioni della memoria CPU CPU CPU MUX MEM BANK 0 MEM BANK 1 MEM BANK 2 MEM BANK 3 MEM MEM Bus Semplice: CPU, Bus, Memoria in tutti i casi un bus a larghezza fissa (es. 32 bits) Bus largo: Interleaving: CPU/Mux: 1 word CPU, Bus: 1 word Mux/Memoria: N words Memoria: N Banchi (es. 64 & 256 bits) Roberto Giorgi, Universita di Siena, C117L16, Slide 25
26 Interleaving degli accessi in memoria Cycle Time Access Time Time Tempo di Ciclo della DRAM (Read/Write) Indica quanto frequentemente posso fare accessi Tempo di Accesso della DRAM (Read/Write) Indica quanto tempo occorre per ottenere il dato rispetto all inizio dell accesso Il tempo di Ciclo della DRAM (Read/Write) e molto maggiore del suo Tempo di Accesso DRAM Almeno di un fattore 2:1 Perche non iniziare un nuovo accesso mentre sto attendendo il dato precedente? Roberto Giorgi, Universita di Siena, C117L16, Slide 26
27 Increasing Bandwidth - Interleaving Senza interleaving: CPU Memory Dato D1 disponibile Inizio dell accesso al dato D1 Inizio dell accesso al dato D2 4-way Interleaving: Memory Bank 0 Accesso al Banco 0 CPU Accesso al Banco 1 Accesso al Banco 2 Accesso al Banco 3 Posso di nuovo fare accesso al Banco 0 Memory Bank 1 Memory Bank 2 Memory Bank 3 Roberto Giorgi, Universita di Siena, C117L16, Slide 27
28 Confronto fra le tecniche viste Modello dei tempi di accesso 1 ciclo per inviare l indirizzo 6 cicli per accedere al dato 1 ciclo per inviare (indietro) il dato Il blocco minimo di trasferimento sia pari a 4 word Bus semplice = 4 x (1+6+1) = 32 cicli Bus largo = = 8 cicli Interleaving = x1 = 11 cicli Roberto Giorgi, Universita di Siena, C117L16, Slide 28
29 Scelta del numero dei banchi Il numero di banchi dovrebbe essere circa uguale al numero di periodi di clock per accedere ad una word di un banco Questo consentirebbe di avere un dato ad ogni ciclo di clock Problema: la disponibilita di DRAM a maggiore capacita rende difficile avere piu banchi Roberto Giorgi, Universita di Siena, C117L16, Slide 29
30 DRAM: diminuzione del numero di chip nel tempo (da Pete MacWilliams, Intel) Memoria tipica di un PC 4 MB 8 MB 16 MB 32 MB 64 MB La memoria tipica cresce del 25-30% all anno Generazione di DRAM La capacita di un chip di DRAM cresce del 60% / anno Mb 4 Mb 16 Mb 64 Mb 256 Mb 1 Gb MB MB Roberto Giorgi, Universita di Siena, C117L16, Slide 30
31 DRAM Fast Page Mode, introduzione Organizzazione classica della DRAM: Column Address N cols Ho N righe x N colonne x M-bit Leggo e scrivo M-bit alla volta Ogni accesso a M-bit richiede un ciclo RAS / CAS N rows DRAM Row Address M-bit Output M bits RAS_L Primo blocco di M-bit Secondo blocco di M-bit CAS_L A Row Address Col Address Junk Row Address Col Address Junk Roberto Giorgi, Universita di Siena, C117L16, Slide 31
32 RAS_L CAS_L DRAM Fast Page Mode (o EDO ), funzionamento DRAM Fast Page Mode Ho N x M registri per memorizzare una riga Dopo che una colonna e stata messa nel registro Ho bisogno solo di CAS per accedere ai rimanenti blocchi di M-bit che stanno sulla stessa riga RAS_L rimane attivo mentre viene abbassato/alzato CAS_L Primo blocco di M-bit Column Address N rows DRAM N cols N x M SRAM M bits M-bit Output Secondo blocco di M-bit Terzo... Quarto... Row Address A Row Address Col Address Col Address Col Address Col Address Roberto Giorgi, Universita di Siena, C117L16, Slide 32
33 Prestazioni del sottosistema di memoria Possiamo definire come parametro di prestazioni della memoria P MEM =1/t RC Nel nostro caso si avrebbe per una DRAM con t RAC =50ns (tempo nominale per una DRAM XXXXX-5 ) e t RC =84ns P MEM =1/84ns=12MB/s Nel caso della EDO DRAM, assumendo per il primo accesso ancora 50ns, ma per ogni accesso successivo 30ns P MEM =1/30ns=33MB/s Come prestazione di picco Roberto Giorgi, Universita di Siena, C117L16, Slide 33
34 DRAM ad alte prestazioni: SDRAM SDRAM (Synchronous DRAM) Sono la naturale evoluzione delle EDO DRAM Segnali in piu rispetto alle DRAM: CLK (Clock), CKE (Clock Enable), DQM (DQ Mask), BA (Bank Address) Il clock consente il pipelining nel datapath fra array interno e DQ Inoltre ho un banco interno in piu, selezionabile dall estrno Il primo accesso ha una latenza di 1-3 cicli (e cosi altri accessi casuali) Accessi in sequenza consentono pero di ottenere dati ad ogni clock Considerando una latenza media di 2 cicli, per una SDRAM a 100 MHz, si ottiene P MEM = 100MHz/2 = 50MB/s Roberto Giorgi, Universita di Siena, C117L16, Slide 34
35 Dati di targa sulla latenza delle DRAM Sincrone Viene tipicamente riportata un quadrupla di numeri n1-n2-n3-n4 n1 = t CL = (CAS Latency) tempo da CAS a dato disponibile n2 = t RCD = (RAS to CAS Delay) tempo da RAS a CAS n3 = t RP = (RAS Precharge Delay) tempo da precharge a RAS n4 = t RAS = (Precharge Delay) tempo da RAS a precharge Esempio: Roberto Giorgi, Universita di Siena, C117L16, Slide 35
36 DRAM ad alte prestazioni: DDR DDR (Double Data Rate) SDRAM Sono la naturale evoluzione delle SDRAM Segnali in piu rispetto alle SDRAM: CLK# (Clock complementare), BA[1..0](indirizzo di banco su 2 bit), VDDx8, VSSx8 Si passa da due banchi interni indipendenti a quattro Il datapath interno e piu largo per fornire piu banda interna I dati sono ricevuti sia sul fronte in salita che su quello in discesa del clock, fornendo cosi un raddoppio dei dati all esterno In corrispondenza di un clock esterno a 100MHz si produce un clock interno a 143MHz Altri accorgimenti elettrici interni consentono di operare a frequenze cosi elevate Per una DDR SDRAM a 100 MHz, si ottiene come prestazione di picco P MEM = 286 MB/s (143 x 2) Roberto Giorgi, Universita di Siena, C117L16, Slide 36
37 DRAM ad alte prestazioni: SLDRAM e DRDRAM SLDRAM (Sync-Link DRAM) Combina le caratteristiche di SDRAM e DDR SDRAM con l aggiunta di un protocollo pacchettizzato command/address/control I segnali esterni sono abbastanza diversi da una DRAM Le prestazioni di picco a 100MHz sono P MEM = 400 MB/s DRDRAM (Direct RDRAM Rambus) Sono simili alle SLDRAM per la pacchettizzazione ma sono concettualmente molto diverse dalle DRAM Le prestazioni di picco a 100MHz sono P MEM = 400 MB/s Roberto Giorgi, Universita di Siena, C117L16, Slide 37
38 SIMM, DIMM, RIMM SIMM (Single In-line Memory Module) primo tentativo di fornire uno standard per raggruppare chip di memoria Inizialmente uscito con 30 pin, poi esteso a 72 pin, consente un bus dati fino a 32 bit DIMM (Dual In-line Memory Module) Hanno 168 pin (184 pin negli standard piu recenti (2004)) disposti su due fili e consente di ottenere un bus dati a 64 bit RIMM (marchio del consorizio Rambus) Il connettore e lo stesso delle DIMM a 100MHz standard Roberto Giorgi, Universita di Siena, C117L16, Slide 38
39 Caratteristiche delle Memorie Non-Volatili Roberto Giorgi, Universita di Siena, C117L16, Slide 39
40 Le prestazioni di un calcolatore sono fortemente dipendenti dalla tecnologia RAM utilizzata Es. all interno del processore un accesso richiede 0.5 ns Un accesso alla memoria principale richiede 50ns! Contromisure Specializzare la memoria a seconda dell uso che ne faccio - Registri - Memoria istruzioni - Memoria dati - Write buffer -... Inoltre, si rende necessario l uso di diverse tecnologie Cella di memoria: DRAM o SRAM Organizzazione dei banchi: interleaving, fast-page mode Throughput: DDR, RAMBUS Roberto Giorgi, Universita di Siena, C117L16, Slide 40
41 EXTRA SLIDES Roberto Giorgi, Universita di Siena, C117L16, Slide 41
42 Costi e Prestazioni delle Memorie Costo di 1M transistors/bit-forniti ($) Logic in k 1k DRAM in Logic 10 EEPROM SRAM ROM 1 Flash 0.1 DRAM HDD ns µs ms Tempo di Accesso HDD in 1980 M.N. Kozicki Roberto Giorgi, Universita di Siena, C117L16, Slide 42
43 DRAM: Organizzazione fisica di memoria a 4 Mbit A 8 A BANCO 128 Kbits 512 Sense Amp. 128 Kbits Col. decoder 128 Kbits 512 Sense Amp. 128 Kbits Row dec. Row dec. Row dec. 128 Kbits 512 Sense Amp. 128 Kbits Col. decoder Col. decoder BLOCCO 0 I/O select A 8 A 0 9 A 12 A 9 4 Roberto Giorgi, Universita di Siena, C117L16, Slide 43 DQ 128 Kbits Sense Amp. 128 Kbits Col. decoder A 21 A Kbits 512 Sense Amp. 128 Kbits 128 Kbits Sense Amp. 128 Kbits 128 Kbits 512 Sense Amp. 128 Kbits 256 Row dec. BLOCCO Row dec. Col. decoder Col. decoder 128 Kbits 512 Sense Amp. 128 Kbits Col. decoder Col. decoder
44 RAS_L CAS_L DRAM: Ciclo di scrittura Early e Late Write Cycle L accesso inizia con l attivazione di RAS_L Ci sono due modalita di scrittura Ciclo con Scrittura Anticipata (Early Write Cycle) Ciclo con Scrittura Ritardata (Late Write Cycle) Write Cycle Time A Row Address Col Address Junk Row Address Col Address Junk OE_L WE_L DQ Junk Data In Junk Data In Junk Write Access Time Early Write Cycle: WE_L attivato prima di CAS_L Write Access Time Late Write Cycle: WE_L attivato dopo CAS_L Roberto Giorgi, Universita di Siena, C117L16, Slide 44
45 RAS_L DRAM: Ciclo di lettura Early e Late Read Cycle L accesso inizia con l attivazione di RAS_L Ci sono due modalita di lettura Ciclo con Lettura Anticipata (Early Read Cycle) Ciclo con Lettura Ritardata (Late Read Cycle) Read Cycle Time CAS_L A Row Address Col Address Junk Row Address Col Address Junk WE_L OE_L DQ High Z Junk Data Out High Z Data Out Read Access Time Output Enable Delay Early Read Cycle: OE_L attivato prima CAS_L Roberto Giorgi, Universita di Siena, C117L16, Slide 45 Late Read Cycle: OE_L attivato dopo CAS_L
46 Fattori di aumento (osservati) ai vari livelli Capacita Velocita (Latenza) Logica: 2x ogni 3 anni 2x ogni 3 anni DRAM: 4x ogni 3 anni 2x ogni 10 anni Dischi: 4x ogni 3 anni 2x ogni 10 anni Esempio: evoluzione DRAM anno introduzione capacita di un chip (bit) tcac(ns) accesso alla colonna per riga esistente trac(ns) accesso a nuova riga/colonna Cycle Time (ns) K K M M M :1 64M 12 3: M M M G G Roberto Giorgi, Universita di Siena, C117L16, Slide 46 da: Patterson, Hennessy, Patterson, Computer Architecture: A Quantitative Approach, 2006
47 Terminologia delle DRAM Standard Parametri di merito Tassi di variazione per anno DRAM Pinout, package, refresh rate, capacita 1) capacita 2) Costo per bit 3) Banda 4) latenza 1) +60% 2) -25% 3) +20% 4) -7% microprocessori Compatibilita binaria, IEEE 754, bus di I/O 1) quanti SPEC 2) Costo 1) +60% 2) Circa costante Roberto Giorgi, Universita di Siena, C117L16, Slide 47
48 DRAM nel tempo (previsione) Generazione di DRAM Primi esemplari Capacita (x 1bit) Area chip (mm 2 ) Area Memoria (mm 2 ) Area Cella di memoria (µm 2 ) Mb 4 Mb 16 Mb 64 Mb 256 Mb 1 Gb (da Kazuhiro Sakashita, Mitsubishi) Confronto: 2004, SRAM annunciate da Intel a 65nm: 70Mbit per chip e cella da 0.57um 2 Confronto: 2008, SRAM annunciate da IBM a 22nm: la cella e grande 0.14um 2 Roberto Giorgi, Universita di Siena, C117L16, Slide 48
49 Riepilogo Le memorie DRAM sono lente ma poco costose e grandi Sono ideali per realizzare la memoria principale del calcolatore Le memorie SRAM sono veloci ma costose e piccole, inoltre dissipano 5 volte piu energia delle DRAM Sono da usare con cautela quando e veramente importante il tempo di accesso Roberto Giorgi, Universita di Siena, C117L16, Slide 49
50 Realizzazione Fisica elettrodo superiore (GND): TiN Dielettrico: Ta 2 O 5 metal bit-line poly word-line Elettrodo inferiore MOS di passo Cella DRAM a Stack Gigabit DRAM Roberto Giorgi, Universita di Siena, C117L16, Slide 50
51 Roberto Giorgi, Universita di Siena, C117L16, Slide 51
52 70 Mbit SRAM Mark Bohr: Intel 04 Roberto Giorgi, Universita di Siena, C117L16, Slide 52
53 Scaling Gets Tougher Mark Bohr: Intel 04 Roberto Giorgi, Universita di Siena, C117L16, Slide 53
54 Progress Characterized by a Sequence of One-off Solutions Mark Bohr: Intel 04 Roberto Giorgi, Universita di Siena, C117L16, Slide 54
55 Asynchronous SRAM Read Timing Roberto Giorgi, Universita di Siena, C117L16, Slide 55
56 Asynchronous SRAM Write Timing Roberto Giorgi, Universita di Siena, C117L16, Slide 56
57 Timing Sheet Roberto Giorgi, Universita di Siena, C117L16, Slide 57
58 Alpha Integer Register File 6 Write Ports, 4 Read Ports Sense Amps & Function Unit Interface Read/Write Ports Storage element Roberto Giorgi, Reference: Universita Design di Siena, of High-Performance C117L16, Slide Microprocessor 58 Circuits, A. Chandrakasan, W. Bowhill, F. Fox, IEEE, 2001
59 Basic DRAM controller A[20:23] address decoder Chip select Time delay gen. RAS CAS Select A[10:19] A[0:9] address mux Memory address bus DRAM D[0:7] R/W DRAM data must be periodically refreshed Needed to keep data correct DRAM refresh is done by the DRAM controller using a refresh counter Roberto Giorgi, Universita di Siena, C117L16, Slide 59
60 Paged Mode DRAM RAS# CAS# A[0:7] Data X Row X Col n X Col n+1 X Col n+2 X Data n D n+1 D n+2 Multiple accesses to different columns from same row Saves RAS and RAS to CAS delay Roberto Giorgi, Universita di Siena, C117L16, Slide 60
61 Extended Data Output RAM RAS# CAS# A[0:7] Data X Row X Col n X Col n+1 X Col n+2 X Data n Data n+1 Data n+2 A data output latch enables overlap of the next column address with current column data Roberto Giorgi, Universita di Siena, C117L16, Slide 61
62 Burst DRAM RAS# CAS# A[0:7] Data X Row X Col n X Data n Data n+1 Data n+2 Generate a consecutive address by itself Roberto Giorgi, Universita di Siena, C117L16, Slide 62
63 Synchronous DRAM SDRAM All signals are referenced to an external clock (100MHz-200MHz) Makes timing more precise with other system devices Multiple Banks Multiple pages open simultaneously (one per bank) Command driven functionality instead of signal driven ACTIVE: selects both the bank and the row to be activated - ACTIVE to a new bank can be issued while accessing current bank READ/WRITE: select column Read and write accesses to the SDRAM are burst oriented Successive column locations accessed in the given row Burst length is programmable: 1, 2, 4, 8, and full-page A user programmable Mode Register CAS latency, burst length, burst type Auto pre-charge: may close row at last read/write in burst Auto refresh: internal counters generate refresh address Roberto Giorgi, Universita di Siena, C117L16, Slide 63
64 SDRAM Timing clock cmd ACT NOP t RCD > 20ns RD RD ACT t RC >70ns NOP RD t RRD > 20ns ACT NOP RD NOP NOP NOP BL = 1 Bank Bank 0 X Bank 0Bank 0 Bank 1 X Bank 1 Bank 0 X Bank 0 X X X Addr Row i X Col j Col k Row i X Col n Row l X Col q X X X CL=2 Data Data j Data k Data n Data q t RCD : ACTIVE to READ/WRITE gap = t RCD (MIN) / clock period t RC : successive ACTIVE to a different row in the same bank t RRD : successive ACTIVE commands to different banks Roberto Giorgi, Universita di Siena, C117L16, Slide 64
65 DDR vs. DDR2 (source: Elpida Memory) Roberto Giorgi, Universita di Siena, C117L16, Slide 65
66 Posted CAS (source: Elpida Memory) Roberto Giorgi, Universita di Siena, C117L16, Slide 66
67 Prospettiva Storica Il primo chip di DRAM (1103) introdotto da Intel nell Ottobre 1970 Cycle time 340ns Access Time 150ns 1k-bit PMOS Roberto Giorgi, Universita di Siena, C117L16, Slide 67
Il Sottosistema di Memoria
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