Memoria e altro. Contenuto della lezione. Richiami Evoluzione Gerarchia Organizzazione Allineamento Indirizzamento Ecc

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1 Memoria e altro Contenuto della lezione Richiami Evoluzione Gerarchia Organizzazione Allineamento Indirizzamento Ecc

2 Prima di tutto un ripasso di elettronica. Logica TTL ¼ di 7400

3 Soglia di rumore

4 Registro

5 Open collector

6 Logica Tristate

7 Trasferimento info

8 BUS

9 Bus

10 Memoria Funzionalità Memoria di sola lettura (ROM) Memoria di lettura/scrittura (RAM) Tecnologia Memoria elettronica Memoria magnetica Memoria ottica Modalità di accesso Memoria ad accesso casuale Memoria ad eccesso sequenziale Memoria ad eccesso per contenuto (CAM)

11 Memoria Parametri di valutazione Dimensione (bit o byte) Velocità Potenza Integrazione Costo

12 Memoria ROM

13 PROM

14 Memoria RAM Statiche (uno (o più) FF per bit) Alto Consumo Bassa Integrazione Alto Costo Alta velocità Dinamiche (1 transistore Cmos per cella; un condensatore fa da elemento di mem) Basso Consumo Alta integrazione Basso costo Bassa velocità

15 SRAM (AS7C K per 8) 18 linee indirizzo 1024 righe 512 colonne 8 linee dati WE OE CE

16 SRAM (AS7C34096) NB: trc=tacc (10ns)

17 DRAM (AS4C1M16E5 1M di 1 bit) NB: trc=75 ns trac= 45 ns

18 Dischi magnetici Memorie di massa Piatti, settori, tracce, cilindri, testine,. Tecnologie raffinatissime l altezza di volo delle testine è 0,5 micron (una particella di fumo è 6 micron)

19 Dischi magnetici Piatti: da 1 a 20 Diametro: da 1 a 5,25 pollici (portatili 2 ) Giri/min: da 3600 a 7200 (e più) Tracce: da 1000 a 5000 per faccia Settori: da 64 a 200 Dim settore: 512 (tipica), 1024, 2048 byte Tseek: da 8 a 12 ms (è un tempo medio: sfavorevole!! ) Tlat = 0,5 (60/g) s Ttrasf = Dimsett/Vtrasf (Vtrasf: da 2 a 15 Mbyte/s) Tacc= Tseek+Tlat+Ttrasf (+Tcontr+Tq)

20 Crescita livello integrazione DRAM

21 Costi DRAM

22 Evoluzione tecnologica (DRAM)

23 La forbice Negli anni è cresciuta, e continua a crescere, la differenza di velocità tra CPU e memoria.

24 Legge di Moore Enunciata nel 1965, aggiustata più volte: Inizialmente: Raddoppio della capacità elaborativa (numero di transistori) ogni 12 mesi (anni 70) A media via: Raddoppio ogni 2 anni (anni 80) Correntemente: Raddoppio ogni 18 mesi (dai 90) Vuol dire che nei prossimi 18 mesi l elettronica avrà un aumento quantitativo pari a quello complessivo dall inizio (della storia) ad oggi!!!!!!!!!!!!!! Non è una legge fisica Prima o poi non andrà più bene Per ora tiene!!!!!!!!!!!!!!!!

25 Processori Intel

26 Processori Intel

27 Cicli di wait f: frequenza del clock N: numero di cicli previsti dalla CPU per l accesso alla memoria Tempo di memoria: t = N/f deve essere > t ACC E se non è verificata? Una soluzione è inserire cicli di wait t = (N + Nw)/f > t ACC Quanto più la macchina è veloce, tanto più si paga.

28 Il caso Intel..

29 ... Il caso Intel A partire dal 486 frequenza interna (f) ed esterna (f bus )sono diverse. I cicli di Wait sono improponibili (già dal 386) La soluzione sono le CACHE

30 Gerarchia Località spaziale Località temporale Non serve una memoria piatta. Meglio una gerarchia Cache M centr.

31 Gerarchia

32 Esempio di Gerarchia (Pentium II)

33 Organizzazione Memoria Elemento indirizzato E convenzione assegnare gli indirizzi ai byte Grado di parallelismo Numero di bit del bus dati Selezione degli integrati componenti Indirizzi A n-1 -A 0 Comandi M Dati: 8, 16, 32, 64 bit

34 Organizzazione Memoria Memoria a 8 bit Linee Ind: A log(c)-1..a 0

35 Organizzazione Memoria Parole di 32 bit

36 Ordinamento Intel: Little Endian Motorola: Big Endian PowerPC: a scelta

37 Allineamento in memoria Esempio: parole di 32 bit, formate da quattro banchi di 8 byte La parola tratteggiata è non allineata; ha il byte meno significativo in i+6 (Little Endian) il più significativo in i+9 Occorrerebbero due accessi alla memoria

38 Indirizzamento L interpretazione del campo IND può essere differente da macchina a macchina Indirizzo effettivo (EA): Il valore che risulta dal calcolo dell indirizzo attraverso i componenti espliciti contenuti nell istruzione LD RA, VAR MOV AX, VAR ST VET(R28), R12 MOV VET(IS), BX

39 Rilocazione Modello lineare Dopo la rilocazione Costruito dal compilatore Deve contenere l indicazione di rilocabile

40 Rilocazione Modello segmentato Non c è bisogno di modifiche

41 Modalità di indirizzamento (dati) Indirizzamento diretto LD R1, var ; EA= IND R1:= M[EA] Indirizzamento relativo ai registri ST var(r3),r6 ; EA= IND + R3 M[EA]:= R6 Indirizzamento indiretto rispetto ai registri LD R1, (R2) ; EA= R2 Indirizzamento relativo ai registri indiciato e scalato LD R1, var (R2) (Rx) ; EA= IND + R2 + RX*d d è la dimensione dell elemento

42 Modalità di indirizzamento (dati) Indirizzamento indiretto rispetto ai registri con autoincr. LD R1, (R2)+ ; EA= R2; R2:= R2 + d Indirizzamento immediato LD R1, 2346 ; R1:= 2346 Indirizzamento tra registri LD R16,R8 ; R16:= R8 Indirizzamento porte di I/O IN R5,Porta ; R5:= porta (di ingresso)

43 Modalità di indirizzamento (controllo) Salto, salto condizionato, chiamata e ritorno da sottoprogrammi Diretto Relativo al PC o ad altro registro Esempi JMP DEST ; Diretto o relativo a PC JZ wait ; Di solito relativo a PC call sub ; PUSH(PC); PC<=Indirizzo sub BR R30 ; EA destinazione = R30 BAL sub ; R30<-PC; PC<=Indirizzo sub; RET ; PC<=POP

44 Memoria Istruzioni

45 Istruzioni e architettura a= b+c Soluzione 1 (macchina a 3 indirizzi) ADD A, B, C Soluzione 2 (stile RISC) LD R1,B LD R2,C ADD R3,R1,R2 ST A,R3 Soluzione 3 (un indirizzo) LD R1,B ADD R1,C ST A,R1

46 Istruzioni e architettura a= b+c Soluzione 4 (Stack - 0 indirizzi) PUSH B PUSH C ADD POP A

47 Programma in memoria

48 Controllo del flusso JMP DEST JE Ra,Rb,DEST PSW: Z, S, O, C CMP R1,R2 JZ DEST

49 Verso il repertorio int s, i; int v[10]; s= 0; i=0; while (i<10){s= s+v[i]; i= i+1;} Il precedente formato dell istruzione LD non ci basta. Vogliamo scrivere LD R3,V(R2)

50 Traduzione