Elementi di progettazione dei sistemi VLSI Volume I: Introduzione all elettronica digitale ERRATA CORRIGE nel testo

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1 lementi di progettazione dei sistemi VLSI Volume I: Introduzione all elettronica digitale RRATA ORRIG nel testo pag, riga3: errata: /264 / 2 64 pag 6, riga 6 : errata: ( A + B) ( A + B) pag 2, esercizio: errata:..della funzione F definita..della funzione f definita pag 22, riga 2 : errata: A B A A pag 26, mappa di Karnaugh 4x4 in BASSO: errata: valore nella casella in alto a destra valore nella casella in alto a destra pag 28 : centro pagina, sulla sinistra errata: pag 28 : tabellina centro pagina: la seconda colonna da destra si riferisce alla funzione A B le colonne di valori relative alle funzioni A A e A + A sono scambiate fra loro la colonna di valori relativa alla funzione A B + A B deve essere interamente di. pag 32 : tabellina a centro pagina: la visualizzazione del numero 4 sul display a sette segmenti include erroneamente l attivazione del segmento n. 5. io e irrilevante ai fini dell esercizio di progetto. pag 34, equazione centro pagina: errata: Y 5 = X Y 5 = X (La figura a pag. 35 va corretta di conseguenza) pag 38, riga 7 : errata: Abbiamo già ricordato nel apitolo Abbiamo già ricordato nel apitolo 2 pag 39, riga 2 : errata: per indicare i bit per indicare l i-esimo bit

2 pag 44, riga 4: errata: abbiamo X = e X 2 = abbiamo X = e X = pag 5, riga 3: errata: F = S = pag 5, riga 8: errata: (Figura 3. a destra) (Figura 3. a destra) pag 5, prima riga della seconda Nota: errata: il primo full adder a sinistra il primo full adder a destra pag 52, riga 26 : errata: fig. 3.7 fig 3.5 pag 55, riga 6 : errata: sugli ingressi sulle uscite pag 56, riga 8: errata: X X,Y X X, Y pag 69, riga 3 : errata: Ogni pallino Ogni cerchio pag 77, riga3 : errata : 9 righe corrige : righe (sempre esclusa la riga in cui Reset = ) pag 8: K-map in alto: errata: nella casella corrispondente a D, =, X, X = compare X nella casella corrispondente a D, =, X, X = compare pag 8: K-map in alto: errata: Y = X + D Y = + D pag 8, righe 6, 7, 5 errata : Y corrige : Y pag 84, riga : errata: nei modi indicati dalle linee blu nei due gruppi disposti in verticale pag 84, riga 26: errata: gruppo indicato in rosso gruppo disposto in orizzontale pag 9, Tabella 4.5: errata: seconda riga: quarta riga: seconda riga: - quarta riga: -

3 pag 9, Tabella 4.5: manca la seguente riga: pag 9, prima K-map a partire dall alto: errata: pag 9, seconda K-map a partire dall alto: errata: pag 9, espressioni a fondo pagina (la Fig va corretta di conseguenza): errata: Y = I I + I I Y = I I + I I Y = I I + I Y = I + I + I pag 7, riga 2: errata: un counter modulo-2n un counter modulo-2 n pag. 7, riga 22: errata : 2n corrige : 2 n pag, nella Nota: errata: Figura 5.23 Figura 5.9 pag. 2, riga 6 dal basso : errata : lettura corrige : scrittura pag 4, mappa a centro pagina : le 2 caselle della mappa devono essere vuote all interno pag 59, riga 4: errata: (IB=A ) (I B =A ) pag 75, nella Nota importante : errata : circa 2.5 volte inferiore corrige : circa 2.5 volte superiore

4 pag 2, riga 2 errata: I V I (V -V ) pag. 26, espressione prima tabella errata: X n = X n = Start p Y Start p Y p p + + pag. 26, espressione seconda tabella errata: Y n = Finish + Y n = Finish Yp pag. 226, Nota 2 riga 2: errata: AS e BS AS e DS pag 229, riga 8: errata: pag 249, riga 3 : errata : R/W = corrige : R/W = p pag 262, ultime 3 righe : errata : La latenza temporale totale di ogni istruzione è un intero ciclo di clock OS2, e pertanto 4 cicli di clock OS. Ogni stadio di pipeline occupa 2 cicli di OS. corrige : La latenza temporale totale di ogni istruzione è 2 cicli di clock OS2, e pertanto 8 cicli di clock OS. Ogni stadio di pipeline occupa 4 cicli di OS, e pertanto il processore completa un istruzione ogni 4 cicli di OS (cioe un ciclo di OS2). pag. 272, riga 25 e riga 26 : errata : PortA corrige : Temp_IN +

5 lementi di progettazione dei sistemi VLSI Volume I: Introduzione all elettronica digitale RRATA ORRIG nelle illustrazioni Fig 2. e Fig. 2.2, pag. 29: le due illustrazioni sono scambiate fra loro. Fig 3.7, pag. 45: Mancano nomi dei segnali di uscita. Inoltre: errata: nome ingresso X 2 nome ingresso X Fig 3., pag. 47: I due ingressi A e B sono scambiati fra loro. Fig 3., pag. 48: Mancano nomi dei segnali nel full-adder, parte sinistra della figura: Ingressi dall alto: A e B. Ingresso da destra: IN. Uscita in basso: S. Uscita a sinistra: OUT. Fig. 3.2, pag 49: errata : valore nella casella in alto a destra corrige : valore nella casella in alto a destra Fig. 3.3, pag 49 : errata : uscita F corrige : uscita S Fig 3.8, pag. 54: errata: Uscite X,X Uscite Y,Y Fig 3.2, pag. 55: errata: Uscite X,X Uscite Y,Y Fig 4., pag. 6: Manca trattino indicante l uscita Q Fig 4.2, pag. 6: Mancano nomi segnali accanto alle tracce. Dall alto verso il basso: D, Q, Q. Fig 4.4, pag. 79: uscita del flip-flop corrispondente a Q : errata: dout dout Fig 4.6, pag. 83: lato superiorie mappa: errata: Fig 4.7, pag. 83: Allineamento imperfetto nomi segnali accanto alle tracce. orrezione evidente. Fig 4.9, pag. 85: Allineamento imperfetto nome segnale T. orrezione evidente.

6 Fig 4.2, pag. 89, diagramma ASM: errata: il segnale nel secondo rombo a partire dall alto e I il segnale nel secondo rombo a partire dall alto e I Fig. 4.22, pag. 9: uscite dei due flip-flop: errata: Y, Y X, X errata: il segnale nel quarto rombo a partire dall alto e I il segnale nel quarto rombo a partire dall alto e I errata: il secondo rettangolo a partire dall alto non ha un codice accanto il secondo rettangolo a partire dall alto ha il codice () Fig 5.24, pag. 2: errata: ingresso INLSB collegato a tutti i bit di uscita del registro ingresso INLSB collegato solo al bit di uscita piu a sinistra Fig 5.25, pag. 2: errata: ingressi INLSB e INMSB collegati a tutti i bit di uscita del registro ingressi INLSB e INMSB collegati solo al bit di uscita piu a sinistra Fig 5.27, pag. 4: liminare il pallino, simbolo di negazione logica Fig 7.6, pag. 56: errata: pendenza pendenza: - Fig 8.8, pag. 76: manca indicazione V IH e V IL. orrezione evidente. Fig 8.2, pag. 93: imperfetti simboli dei transistor. orrezione evidente. Fig 8.26, pag. 97: grafico in basso a destra: errata: Logica a singola uscita (es. MOS) Logica a uscita differenziale (es. L) Fig 8.28, pag. 98: imperfetto allineamento dei i valori V - V B(on) e V - V B(on) - I R. Fig 8.33, pag. 22 e Fig 8.34, pag. 23: manca ingresso A in alto a sinistra Fig 9.7, pag. 23: errata: il architettura Architettura Fig..7, pag. 23: errata: l ultima casella in basso è identificata come RAM l ultima casella in basso va identificata come ROM Fig.2, pag. 245: nel blocco denominato PU: errata: DRQ BRQ Fig.., pag. 266: errata: T TS