Fig. 1. Cella SRAM a 4 transistori.

NOTE SULLE MEMORIE. Dimensionamento della cella SRAM 4T La Fig. 1 mostra lo schema di una memoria SRAM a 4 transistori (4T). L elemento di memoria è realizzato con una coppia di invertitori NMOS con carico resistivo. Come è noto, il progetto di porte logiche NMOS con carico resistivo prevede la necessità di realizzare un compromesso fra la potenza dissipata dal circuito, che diminuisce al crescere di R, ed il tempo di propagazione basso-alto che, vicevera, aumenta con l aumentare della resistenza di carico. Nel caso delle memorie SRAM la priorità fondamentale è la massima riduzione della potenza dissipata; il valore delle resistenza di carico viene pertanto scelto quanto più alto possibile. Il limite superiore al valore delle resistenze R è legato alla necessità di compensare le correnti parassite (leakage) dei dispositivi NMOS. Poichè le correnti di leakage possono essere dell ordine di grandezza di 10-15 A per cella, valori di resistenze di carico dell ordine di 10 12 Ω non sono inusuali. Ad esempio, si consideri una memoria SRAM 4T di 1Mbit (2 20 10 6 celle), con resistenze di carico di 10 12 Ω, alimentata a V DD =3.3V. In ogni cella di memoria, indipendentemente dal valore logico immagazinato, uno soltanto dei due transistori M1 o M2 sarà in conduzione. La potenza dissipata da ogni cella sarà pertanto: Pc= V DD 2 /R 10-11 W e la potenza totale dissipata dalla memoria è pari a: P 10 6 10-11 =10µW. Per realizzare resistenze di valore estremamente elevato senza penalizzare l occupazione di area del circuito, viene utilizzato polisilicio non drogato, con resistenze di strato dell ordine di 10 12 Ω/. Il problema legato al tempo di propagazione basso-alto degli invertitori che costituiscono la cella di memoria viene risolto utilizzando una tecnica di lettuta basata sulla precarica delle bitlines B e. Come evidenzia la Fig. 1, per ogni coppia di bitlines è prevista la presenza di una coppia di PMOS. L operazione di lettura si effettua nel modo seguente. Dapprima si abbassa il segnale di precarica y; i due PMOS entrano in conduzione e precaricano le capacità parassite C0 e delle due bitlines. Completata la fase di precarica, i due PMOS vengono portati in interdizione ed in seguito si effettua la lettura vera e propria della cella attivando la wordline w. In questo modo, una sola delle due capacità C0 o si scarica attraverso i transistori della cella di memoria ed è possibile individuare il dato immagazinato nella cella. y C0 B T1 Q Q1 M1 M2 w Fig. 1. Cella SRAM a 4 transistori.

2 B C0 V(0)= T1 Q M1 Q1 M2 V(0)= Fig. 2. Lettura della cella SRAM a 4 transistori. Il corretto funzionamento della cella 4T richiede un accurato dimensionamento dei dispositivi MOS che la compongono. Consideriamo, ad esempio, il caso mostrato in Fig. 2. Le capacità C0 e sono precaricate a V DD. Prima dell attivazione della word line, M2 è in conduzione mentre M1 è interdetto. Il potenziale del nodo Q è quindi a livello logico alto (V DD ) mentre Q1 è a livello basso. Dopo l attivazione della word line, i due transistori T1 e entrano in conduzione: la capacità si scarica attraverso la serie di M2 e, mentre la capacità C0 resta carica a V DD. Per quanto riguarda il lato della cella costituito da ed M2 si ha la situazione mostrata in Fig. 3, in cui la resistenza di carico è stata senz altro trascurata. Il passaggio di corrente legato alla scarica di comporta un aumento del potenziale del nodo Q1. Per evitare di alterare lo stato della cella di memoria, è necessario che risulti V(Q1) V T (1) in modo da garantire che il transistore M1 resti in interdizione. Il dimensionamento dei due transistori ed M2 può essere realizzato considerando la condizione limite: V(Q1) = V T (2) ed ipotizzando inoltre che il potenziale della bitline rimanga costante e pari a V DD nella fase iniziale del transitorio. Quest ultima ipotesi è giustificata dall elevato valore delle capacità delle bitlines. Q1 M2 V(0)= Fig. 3. Scarica della capacità della bitline attraverso la cella SRAM a 4 transistori. 2

3 Se la condizione (2) è verificata risulta: V DS (M2) = V T ; V GS (M2) = V DD ; (3) Pertanto si ha: V DS (M2)<V GS (M2)-V T ed il transistore M2 è in regione di triodo. Per quanto riguarda il transistore abbiamo: V DS () = V DD -V T ; V GS () = V DD -V T ; (4) Poichè V DS ()=V GS () il MOSFET è in pinch-off. Le correnti che attraversano i due dispositivi sono: I D (M2) = K M2 [2(V GS - V T ) V DS - V DS 2 ] = K M2 [2(V DD - V T ) V T - V T 2 ] (5) I D () = K (V GS - V T ) 2 = K (V DD - 2V T ) 2 (6) Eguagliando le due correnti si ottiene: (W/L) M2 [2(V DD - V T ) V T - V T 2 ] = (W/L) (V DD - 2V T ) 2 (7) Supponendo, ad esempio, che V DD sia pari a 5 V T si ha: ovvero: (W/L) M2 (7 V T 2 ) = (W/L) (3V T ) 2 (8) (W/L) = (7/9) (W/L) M2 (9) La (9) è una condizione limite, dovendo garantire la (1) deve essere: (W/L) (7/9) (W/L) M2 (10) Ad esempio, scegliendo di progettare M2 a dimensioni minime (W=L=2λ), la (10) può essere soddisfatta scegliendo per il transistore : W=2λ ed L=3λ. 3

4 B V(B)=0 T1 Q Q1 V()= M1 M2 Fig. 4. Scrittura nella cella SRAM a 4 transistori. L operazione di scrittura nella cella 4T non comporta alcuna difficoltà. Si consideri, infatti, la condizione mostrata in Fig. 4. All inizio della fase di scrittura, la bitline B è stata portata a livello basso e la bitline a livello logico alto. Dopo l attivazione della wordline, il transistore T1 è in conduzione e, grazie all elevato valore della resistenza di carica, porta rapidamente il potenziale del nodo Q a livello basso. In questo modo, il transistore M2 si interdice ed il MOSFET porta il potenziale del nodo Q1 a livello logico alto. Il MOS M1 entra pertanto in conduzione, completando la commutazione della cella di memoria. Dimensionamento della cella SRAM 6T Nelle celle SRAM a sei transistori (6T) l elemento di memoria è realizzato con una coppia di invertitori CMOS, vedi Fig. 5. Ciò consente di avere una dissipazione di potenza statica trascurabile (le correnti assorbite staticamente sono dovute al leakage). La cella 6T è inoltre più robusta rispetto a quella a quattro transistori ed il suo dimensionamento è meno critico. Questi vantaggi sono pagati con una maggiore occupazione di area, necessaria per accomodare i due transistori PMOS presenti in ogni cella. Anche nelle memorie SRAM 6T, l operazione di lettura viene spesso realizzata dopo la precarica a livello logico alto delle due bitlines. y C0 B Mp1 Mp2 T1 Mn1 Mn2 w Fig. 5. Cella SRAM a 6 transistori. 4

5 B0 Mp1 C0 V(0)= T1 Q0 Q1 Mn2 V(0)= Fig. 6. Lettura della cella SRAM a 6 transistori. Q1 Mn2 V(0)= Fig. 7. Scarica della capacità della bitline attraverso la cella SRAM a 6 transistori. Per illustrare il dimensionamento della cella 6T consideriamo dapprima la fase di lettura, mostrata in Fig. 6. Le capacità C0 e sono precaricate a V DD. Prima dell attivazione della word line, Q0 è a livello logico alto (V DD ) mentre Q1 è a livello basso. Dopo l attivazione della word line, i due transistori T1 e entrano in conduzione: la capacità si scarica attraverso la serie di Mn2 e di, mentre la capacità C0 resta carica a V DD. Per quanto riguarda il lato della cella costituito da ed Mn2 si ha la situazione mostrata in Fig. 7, del tutto analoga a quella di Fig. 3. A differenza della cella 4T, peraltro, la condizione da verificare per evitare di alterare lo stato della cella di memoria è: V(Q1) V DD /2 (11) in questo modo, infatti, si garantisce che il potenziale del nodo Q1 sia inferiore rispetto alla soglia logica dell invertitore costituito da Mn1 ed Mp1, evitando così che la cella di memoria possa cambiare stato. Il dimensionamento dei due transistori ed M2 può essere realizzato considerando la condizione limite: V(Q1) = V DD /2 (12) ed ipotizzando inoltre che il potenziale della bitline rimanga costante e pari a V DD nella fase iniziale del transitorio. Quest ultima ipotesi è giustificata dall elevato valore delle capacità delle bitlines. Se la condizione (12) è verificata risulta: V DS (M2) = V DD /2; V GS (M2) = V DD ; (13) 5

Pertanto si ha: V DS (M2)<V GS (M2)-V T ed il transistore M2 è in regione di triodo. Per quanto riguarda il transistore abbiamo: 6 V DS () = V DD /2; V GS () = V DD /2; (14) Poichè V DS ()=V GS () il MOSFET è in pinch-off. Le correnti che attraversano i due dispositivi sono: I D (M2) = K M2 [2(V GS - V T ) V DS - V DS 2 ] = K M2 [2(V DD - V T ) (V DD /2) - (V DD /2) 2 ] (15) I D () = K (V GS - V T ) 2 = K (V DD /2 - V T ) 2 (16) Eguagliando le due correnti si ottiene: (W/L) M2 [2(V DD - V T ) (V DD /2) - (V DD /2) 2 ] = (W/L) (V DD /2 - V T ) 2 (17) Supponendo, ad esempio, che V DD sia pari a 5 V T si ha: (W/L) M2 (55/4) V T 2 = (W/L) (9/4) V T 2 (18) ovvero: (W/L) = (55/9) (W/L) M2 (19) La (19) è una condizione limite, dovendo garantire la (11) deve essere: (W/L) (55/9) (W/L) M2 (20) Si noti che la (20) è molto meno restrittiva della condizione individuata per la cella 4T (equazione (10)), ed è ampiamente soddisfatta progettando sia M2 che con dimensioni minime. A differenza della cella 4T, l operazione di scrittura nella cella 6T richiede un opportuno dimensionamento del circuito. Si consideri, infatti, la condizione mostrata in Fig. 8. 6

7 B0 Mp1 V(B0)=0 T1 Q0 Q1 V()= Mn2 Fig. 8. Scrittura nella cella SRAM a 6 transistori. All inizio della fase di scrittura, la bitline B è stata portata a livello basso e la bitline a livello logico alto. Dopo l attivazione della wordline entrano in conduzione sia il transistore T1 (che tende ad abbassare il potenziale del nodo Q0), sia il transistore (che tende a portare a livello logico alto il potenziale del nodo Q1). Per assicurare che il bistabile della cella di memoria possa cambiare stato è sufficiente che almeno uno dei due nodi Q0 oppure Q1 cambi il proprio livello logico. In formule, è sufficiente che si verifichi almeno una delle due condizioni seguenti: V(Q1) V DD /2 (21) V(Q0) V DD /2 (22) E immediato osservare che la condizione (21) non sarà mai soddisfatta. Infatti, per garantire una corretta operazione di lettura, il circuito è stato dimensionato in modo tale da soddisfare la condizione (11) che evidentemente è in contrasto con la (21). In definitiva la cella 6T deve essere progettata in modo tale da soddisfare la condizione (22). Per il dimensionamento dei dispositivi consideriamo il circuito semplificato di Fig. 9. in cui si impone la condizione limite: V(Q0) = V DD /2 (23) Mp1 T1 Q0 Fig. 9. Dimensionamento della SRAM 6T per consentire l operazione di scritturi. 7

8 Se la condizione (23) è verificata risulta: V DS (T1) = V DD /2; V GS (T1) = V DD ; (24) Pertanto si ha: V DS (T1)<V GS (T1)-V T ed il transistore T1 è in regione di triodo. Per quanto riguarda il transistore Mp1 abbiamo: V SD (Mp1) = V DD /2; V SG (Mp2) = V DD ; (25) Anche il MOS Mp2 risulta pertanto in regione di triodo. Le correnti che attraversano i due dispositivi sono: I D (T1) = K T1 [2(V GS - V T ) V DS - V DS 2 ] = K T1 [2(V DD - V T ) (V DD /2) - (V DD /2) 2 ] (26) I D (Mp1) = K Mp1 [2(V SG - V T ) V SD - V SD 2 ] = K Mp1 [2(V DD - V T ) (V DD /2) - (V DD /2) 2 ] (27) Dove si è ipotizzato che le tensioni di soglia dei due dispositivi siano uguali in modulo. Eguagliando le due correnti si ottiene: µn (W/L) T1 = µp (W/L) Mp1 (28) La (28) è una condizione limite, dovendo garantire la (22) deve essere: (W/L) T1 (µp/µn) (W/L) Mp1 (29) Si noti che la (29) non è una condizione molto restrittiva che può essere facilmente soddisfatta progettando sia T1 che Mp1 con dimensioni minime. Amplificatore di lettura per la cella DRAM 1T Come è noto, l operazione di lettura di una cella DRAM a singolo transistore (1T) è particolarmente delicata. Infatti, la determinazione del bit immagazinato nella cella di memoria è legata all individuazione di una piccola variazione di tensione della bit-line. Inoltre, l operazione di lettura è di tipo distruttivo poichè comporta la modifica dello stato di carica della capacità della cella di memoria. Per ovviare a queste limitazioni è necessario l utilizzo di un particolare amplificatore di lettura. 8

9 EN Mp3 Mp1 Mp2 B B" Mn1 Mn2 EN Mn3 Mn4 EQ Fig. 10. Amplificatore di lettura per DRAM 1T. EN EQ W B /2 equalizzazione e precarica 0 B" lettura rigenerazione Fig. 11. Temporizzazione dell amplificatore di lettura. W è il segnale di comando della wordline. Si consideri il circuito di Fig. 10. Le due coppie di transistori Mn1-Mp2 e Mn2-Mp2 costituiscono un circuito bistabile CMOS, che può essere attivato tramite i transistori Mn3 ed Mp3, portando il segnale di abilitazione (EN) a livello logico alto. Per operare come amplificatore di lettura, il bistabile viene attivato e portato inizialmente nel punto di equilibrio metastabile. A tal fine, come evidenzia la Fig. 11, viene sfruttato il il segnale di equalizzazione (EQ) che consente di precaricare i due nodi Q e Q allo stesso valore (pari a V DD /2, se il circuito è perfettamente simmetrico). Completata la fase di equalizzazione e precarica inizia la fase di lettura, durante la quale la differenza di potenziale fra le due linee B e B si modifica in funzione del dato immagazinato nella cella di memoria indirizzata. Si ha quindi la fase di rigenerazione in cui si attiva nuovamente il segnale di enable. Il latch commuta portandosi in uno dei due stati stabili, a seconda del segno della differenza di potenziale fra B e B. 9

10 W1 B W2 Amplificatore di lettura Wn B" Fig. 12. Architettura a bitline aperta. L amplificatore di Fig. 10 prevede l utilizzo di un ungresso differenziale (segnali B e B ), mentre le celle di memoria DRAM 1T sono caratterizzate dalla presenza di una sola bitline. Per poter utilizzare l amplificatore di Fig. 10 nelle DRAM 1T è qundi necessario utilizzare una particolare architettura detta a bitline aperta (open bitline). Come mostra la Fig. 12, la matrice di memoria viene suddivisa in due metà, con l amplificatore di lettura di posto nel mezzo. Come osservato in precedenza, l amplificatore di lettura effettua, oltre alle operazioni di amplificazione e di rigenerazione, anche quella di precarica delle bitlines. Si noti, infine, che l utilizzo dell architettura open-bitline offre il vantaggio addizionale di dimezzare le capacità su ognuna delle due bitlines B e B. 10