Una tecnica per diminuire il consumo di potenza

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1 Una tecnica per diminuire il consumo di potenza

2 INDICE Cosa cerchiamo? Potenza Stato dell arte Studio del ISA del Alpha Descrizione della tecnica Ambiente di Simulazione Risultati Conclusioni Lavori in corso J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 2/69

3 Per Cortesia del Prof. Luca Benini J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 3/69

4 Cosa cerchiamo? Abbassare il consumo di potenza delle unitá funzionali (FUs) dei high performance processors Abbiamo scelto la unitá funzionale perchè: costituisce il 20% del consumo totale dell elaboratore. Píu importante per la tecnologia. Per la temperatura Quasi tutte le tecniche che vengono implementate alle FUs, nell livello della architettura, si basano nel ridurre il Numero delle Transizioni. Ci sono pricipalmente tre tipi di metodi: Tecniche che Incrementano la correlazione dei dati di entrata Metodi che usano valori stretti (narrow values) Tecniche che utilizzano la non criticità di alcune instruzioni J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 4/69

5 CONCLUSIONI Queste tecniche principalmente riducono il consumo dinamico. Bisogna disegnare e realizzare meccanismi per rilevare come sono gli operandi e che implica una penalizzazione nel rendimento. Aggiunge un supplemento di consumo J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 5/69

6 LO STUDIO DEL ISA ALPHA Instruzione che usano un sommatore Tipo Formato Operazione fatta dal sommatore BRA JMP L/S LDA ARIT ARIT_LONG ARIT_IMM di salto di memoria di memoria di memoria di operazione di operazione di operazione PC + Ext Sig(Desplaz( 21bits )) PC + Ext Sig(Desplaz ( 13bits ) Rb + Ext Sig(Desplaz ( 16bits )) Rb + Ext Sig(Desplaz ( 16bits )) Ra + Rb Ra( 32bits )+Rb( 32bits ) Ra + Inmediato( 8bits ) J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 6/69

7 Situazioni dove non si può usare un sommatore di 32 bits Tipo Instrucción Caso Estudiado Tipo Instrucción Caso Estudiado BRA X X x X..X PC C 0 X..X Shift BRA X X x X..X 1 X..X PC Shift L/S y LDA X X x X..X Rb L/S y LDA X X X X 15 0 x X..X Rb C 0 X..X Shift 1 X..X Shift JMP X X x X..X PC C 0 X..X Shift JMP X X X X 12 0 x X..X 1 X..X PC Shift ARIT_IMM X X x X..X Ra C 0 X..X Immediate ARIT_IMM X X 31 8 X X 7 0 x X..X 1 X..X Ra Immediate J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 7/69

8 Percentuale di instruzioni che possono usare il sommatore di 32- bit e percentuale che hanno bisogno di uno di 64-bit instruzioni che possono usare il sommatore di 32-bit instruzioni che necessitano di sommatore di 64-bit 78% media 100% 90% 80% 70% 60% 50% 40% 30% 20% 10% 0% bzip2 crafty eon fma3d gap gcc gzip mcf parser perlbmk twolf vortex vpr ammp applu apsi art equake facerec galgel lucas mesa mgrid sixtrack swim wupwise J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 8/69

9 Quando serve più di un sommatore di 64-bits Media 6.2% dei cicli 14% 12% 10% 8% 6% 4% 2% 0% bzip2 crafty eon fma3d gap gcc gzip mcf parser perlbmk twolf vortex vpr ammp applu apsi art equake facerec galgel lucas mesa mgrid sixtrack swim wupwise J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 9/69

10 LA TECNICA È una tecnica al livello di architettura. Usa il fatto che il 78% delle operazioni di somma possono usare un sommatore più piccolo Alcuni dei sommatori (interi) di 64 bits, vengono sostituiti da altri di 32bits. I sommatori di 64bits sono rapidi e con un alto consumo. I sommatori di 32 bits hanno un consumo sia statico che dinamico decisamente minore. Si abbassa sia il consumo statico che quello dinamico nelle unità funzionali. La logica di arbitraggio ha due livelli: Arbitro statico Arbitro dinamico Usa il Hardware già fatto con qualche modifica Guarda il codice di operazione invece dell operando J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 10/69

11 Simulazione Wattch modificato ADD ADD 25% Statico 75% dinamico LOGIC SHIFT LOGIC SHIFT FP ADD Clock gating P S32 /P S64 = 0.5 ; 0.33 ADD LOGIC SHIFT ADD LOGIC SHIFT FP MULT MULT Integer Unit Float point Unit J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 11/69

12 Risultati sperimentali Base : 4 sommatori di 64 bits Conf-1: 1 sommatori di 32 bits e 3 di 64 bits Conf-2: 2 sommatori di 32 bits e 2 di 64bits Conf-3: 3 sommatori di 32 bits e 1 di 64bits Conf-4: 4 sommatori di 32 bits e 1 di 64bits J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 12/69

13 Percentuale di instruzioni che usano il sommatore di 32-bits 100% 90% % 70% 60% 50% 40% 30% 20% 10% 0% gzip mcf parser perlbmk twolf vortex vpr ammp applu apsi art equake facerec galgel J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 13/69

14 IPC 3 2,5 baseline ,5 1 0,5 0 gzip mcf parser perlbmk twolf vortex vpr ammp applu apsi art equake facerec galgel J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 14/69

15 Consumo Statico dei sommatori (W) 1,2 1 0,8 0,6 1,01 0,97 r=0.5 r=0.33 0,87 0,87 0,77 0,72 0,58 0, ,4 0, J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 15/69

16 Consumo Dinamico dei sommatori (W) 2 1,8 1,6 1,4 1,2 1 0,8 0,6 0,4 0,2 0 baseline gcc gzip mcf parser erlbmk twolf vortex vpr ammp applu apsi art equake facerec J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 16/69 galgel

17 Consumo Totale dei sommatori (W) 3,5 3 2,5 2 1,5 1 0,5 0 baseline gzip mcf parser perlbmk twolf vortex vpr ammp applu apsi art equake facerec galgel J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 17/69

18 Riduzione del consumo dei sommatori 60% Ratio=0.5 Ratio= % 50,0% 47,3% 40% 30% 27,2% 36,2% 37,7% 32,4% 20% 10% 14,7% 19,6% 0% J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 18/69

19 Riduzione del consumo nella unità di esecuzione 28% Ratio=0.5 Ratio= % 20% 16% 12% 8% 6,1% 8,2% 11,4% 15,2% 16,0% 21,1% 13,8% 20,0% 4% 0% J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 19/69

20 Riduzione nel processore 3% 2% Ratio=0.5 Ratio=0.33 2,5% 2,4% 2% 2% 1,4% 1,8% 1,9% 1,7% 1% 1% 1,0% 0,7% 0% 0% J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 20/69

21 Execution Efficiency (IPC/media di potenza) 2,50 baseline ,00 1,50 1,00 0,50 0,00 gzip mcf parser perlbmk twolf vortex vpr ammp applu apsi art equake facerec galgel J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 21/69

22 Riassunto processor FU Sommatori Conf-1 0.7% 1% 6.1% 8.2% 14.7% 19.6% Conf-2 1.4% 1.8% 11.4% 15.2% 27.2% 36.2% Conf-3 1.9% 2.5% 16% 21.1% 37.7% 50% Conf-4 1.7% 2.4% 13.8% 20% 32.4% 47.3% J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 22/69

23 Dissemination activities J. Ignacio Hidalgo Universitá di Catania (Giugno 2006) 23/69