INTRODUZIONE AL VXIBUS
|
|
- Bonifacio Graziano
- 4 anni fa
- Visualizzazioni
Transcript
1 INTRODUZIONE AL VXIBUS 1. Storia del VXI La sigla VXI costituisce l'acronimo di Vmebus extension for Instrumentation ed é riferita ad una tecnologia di strumentazione modulare compatibile con le specifiche VME. La storia del VXI si può considerare abbia inizio nel 1979, anno nel quale la Motorola pubblica una breve descrizione di un bus dedicato al suo processore 68000: il VERSAbus. Contemporaneamente si diffonde un nuovo standard di schede a circuito stampato, chiamato Eurocard. Nel mese di Ottobre del 1981, Motorola, Mostek e Signetics annunciano il loro accordo per sviluppare una nuova linea di schede basate sul VERSAbus con dimensioni dettate dallo standard Eurocard; il VERSAbus é cosi ribattezzato VMEbus. Dopo tre successive versioni, il VME diviene uno standard IEEE (ANSI/IEEE 1014) nel Per le ridotte dimensioni dei suoi moduli e per la sua elevata banda passante il VMEbus cattura l'interesse di progettisti e di strumentazione elettronica di misura. Nel Giugno del 1987 alcuni rappresentanti della Colorado Data Systems, Hewlett Packard, Racal Dana, Tektronix e Wavetek formano una commissione incaricata di mettere a punto uno standard per strumentazione su scheda, che avesse come base lo standard VME, Eurocard e gli altri standard di interfaccia per strumentazione come IEEE488.1/ Nel Luglio 1987 essi annunciano il loro accordo ad appoggiare lo sviluppo di una architettura comune chiamata VXIbus e ne pubblicano la versione 1.0, seguita, negli anni successivi da numerose altre fino alla 1.4 dell Aprile Tale ultima versione è stata revisionata dal "P1155 Working Group" della IEEE e pubblicata nel febbraio del 1993 come standard IEEE numero
2 2. Il VMEbus Una trattazione sul bus VXI non può esimersi dal presentare VME le caratteristiche salienti del bus VME. Le specifiche VME taglia definiscono una architettura per la realizzazione di sistemi A aperti, orientata principalmente alla comunicazione tra moduli alloggiati all'interno di un computer. Tale architettura si basa su di un cestello ("cage") il cui pannello posteriore VME ("backplane") é dotato di connettori attraverso i quali dei taglia dispositivi su scheda si allacciano ad un bus chiamato, per B l'appunto, VME. Le dimensioni delle schede (moduli) VME sono quelle specificate dallo standard Eurocard per le taglie A e B (fig. 1). La taglia A ha un solo connettore DIN da 96 Fig. 1. pin, disposti su tre righe da 32 pin, noto come P1 (Tab I). La taglia B include un secondo connettore P2, di cui lo standard definisce esclusivamente la riga centrale. Se le schede sono posizionate verticalmente nel cestello, il connettore P1 è quello che sta in alto. Nessuna raccomandazione riguarda l orientazione delle schede (se orizzontali o verticali), le quali vengono inserite in appositi alloggiamenti, dotati dei connettori sul bus, numerati in ordine crescente a partire da 0 e chiamati "slot". Le specifiche VME prevedono un massimo di 21 schede in un cestello ma in pratica non se ne possono inserire più di 20. Nessuna indicazione è fornita riguardo alla possibilità di estensione del cestello VME o di comunicazione tra cestelli. Sistemi più complessi possono essere realizzati terminando con un "buffer" il bus VME oppure utilizzando dei "bus" di collegamento standard, completamente differenti dal VMEbus. Non vi sono specifiche VME di compatibilità elettromagnetica riguardanti disturbi radiati o condotti, né tantomeno sono previste specifiche riguardanti il raffreddamento e la dissipazione di potenza. Il VME lascia tali accorgimenti ai "system integrator". 2
3 Tab I. Connettore P1. Lo spazio di indirizzamento è costituito dall'insieme di indirizzi fisici disponibili PIN COLONNA COLONNA COLONNA a b c sul bus VME. Le sue dimensioni 1 D00 BBSY* D08 dipendono dal numero di linee utilizzate 2 D01 BCLR* D09 3 D02 ACFAIL* D10 per l'indirizzamento ed ad esso possono 4 D03 BG0IN* D11 corrispondere in pieno od in parte delle 5 D04 BG0OUT* D12 6 D05 BG1IN* D13 reali locazioni di memoria. 7 D06 BG1OUT* D14 8 D07 BG2IN* D15 Per spazio di indirizzamento A16 si 9 GND BG2OUT* GND intende l'insieme di indirizzi fisici da 0 a 10 SYSCLK BG3IN* SYSFAIL* 11 GND BG3OUT* BERR* 2 16 (i primi 64 Kbyte); per spazi di 12 DS1* BR0* SYSRESET* indirizzamento A24 e A32 si intende 13 DS0* BR1* LWORD* 14 WRITE* BR2* AM5 l'insieme di indirizzi fisici 15 GND BR3* A23 16 DTACK* AM0 A22 rispettivamente da 64 Kbyte a 16 Mbyte 17 GND AM1 A21 e da 16 Mbyte a 4 Gbyte. 18 AS* AM2 A20 19 GND AM3 A19 Il bus VME consente il trasferimento 20 ITACK* GND A18 diretto, asincrono, bidirezionale di dati 21 ITACKIN* SERCLK A17 22 IACKOUT* SERDAT* A16 tra due moduli, dei quali il primo, con 23 AM4 GND A15 24 A07 IRQ7* A14 funzioni di "master", provvede al 25 A06 IRQ6* A13 controllo del trasferimento, mentre il 26 A05 IRQ5* A12 27 A04 IRQ4* A11 secondo, con funzioni di "slave", non fa 28 A03 IRQ3* A10 altro che eseguire le operazioni richieste 29 A02 IRQ2* A09 30 A01 IRQ1* A08 dal "master". La possibilità che più 31-12V +5V STDBY -12V 32 +5V +5V +5V "master" accedano contemporaneamente al bus dati, ha imposto la presenza di un modulo "arbitro" che decide a quale di essi assegnare il controllo del bus. Le linee del bus VME sono suddivise in quattro gruppi logici, ognuno dei quali viene a sua volta definito bus: DTB (Data Transfer Bus): linee da utilizzare per il vero e proprio trasferimento dei dati fra i vari moduli; comprendono linee di indirizzo, dati e di sincronismo. Ogni 3
4 ciclo di trasmissione sul DTB comporta, generalmente, il trasferimento di una singola word (due byte) tra i due moduli comunicanti. Le specifiche VME prevedono, inoltre, la possibilità di trasferire word fino a quattro byte qualora i moduli supportino tali capacità. ARBITRATION BUS: linee utilizzate dai moduli master che hanno necessità di operare sul DTB ed dal modulo che esegue la funzione di arbitro. INTERRUPT BUS: linee utilizzate dai moduli che richiedono l interruzione delle normali attività del DTB, definiti "interrupter", e dai moduli preposti a gestire tale interruzione, definiti "interrupt handler". UTILITY BUS: linee di utilità generale, non comprese in uno dei gruppi precedenti, clock, reset del sistema ecc. 4
5 Tab. II Connettore P2 VXI per lo slot 0 a), per gli slot da 1 a 11 b). a) b) PIN COLONNA COLONNA COLONNA PIN COLONNA COLONNA COLONNA a b c a b c 1 ECLTRG0 +5V CLK10+ 1 ECLTRG0 +5V CLK V GND CLK V GND CLK10-3 ECLTRG1 RSV1 GND 3 ECLTRG1 RSV1 GND 4 GND A V 4 GND A V 5 MODID12 A25 LBUSC00 5 LBUSA00 A25 LBUSC00 6 MODID11 A26 LBUSC01 6 LBUSA01 A26 LBUSC V A27-5.2V 7-5.2V A27-5.2V 8 MODID10 A28 LBUSC02 8 LBUSA02 A28 LBUSC02 9 MODID09 A29 LBUSC03 9 LBUSA03 A29 LBUSC03 10 GND A30 GND 10 GND A30 GND 11 MODID08 A31 LBUSC04 11 LBUSA04 A31 LBUSC04 12 MODID07 GND LBUSC05 12 LBUSA05 GND LBUSC V +5V -5.2V V +5V -5.2V 14 MODID06 D16 LBUSC06 14 LBUSA06 D16 LBUSC06 15 MODID05 D17 LBUSC07 15 LBUSA07 D17 LBUSC07 16 GND D18 GND 16 GND D18 GND 17 MODID04 D19 LBUSC08 17 LBUSA08 D19 LBUSC08 18 MODID03 D20 LBUSC09 18 LBUSA09 D20 LBUSC V D21-5.2V V D21-5.2V 20 MODID02 D22 LBUSC10 20 LBUSA10 D22 LBUSC10 21 MODID01 D23 LBUSC11 21 LBUSA11 D23 LBUSC11 22 GND GND GND 22 GND GND GND 23 TTLTRG0* D24 TTLTRG1* 23 TTLTRG0* D24 TTLTRG1* 24 TTLTRG2* D25 TTLTRG3* 24 TTLTRG2* D25 TTLTRG3* 25 +5V D26 GND 25 +5V D26 GND 26 TTLTRG4* D27 TTLTRG5* 26 TTLTRG4* D27 TTLTRG5* 27 TTLTRG6* D28 TTLTRG7* 27 TTLTRG6* D28 TTLTRG7* 28 GND D29 GND 28 GND D29 GND 29 RSV2 D30 RSV3 29 RSV2 D30 RSV3 30 MODID00 D31 GND 30 MODID D31 GND 31 GND GND +24V 31 GND GND +24V 32 SUMBUS +5V -24V 32 SUMBUS +5V -24V 5
6 3. Estensione del VMEbus alla strumentazione Obiettivo delle nuove specifiche VXIbus è offrire uno standard di strumentazione modulare su scheda, basato sul bus VME, che sia aperto a VXI taglia C tutte le case produttrici e che offra massima compatibilità con standard già esistenti. In questa ottica, sono state conservate le taglie A e B, previste dallo standard VME, anche per i moduli VXI. La richiesta, però, di strumentazione con prestazioni superiori ha sollecitato l introduzione di due taglie aggiuntive: C e D (fig. 2). La taglia C, pur VXI taglia D presentando due connettori (P1 e P2) da 32 pin al pari della B, ha una profondità maggiore ed il connettore P2 è completamente definito (Tab. II). La taglia D é caratterizzata dalla stessa profondità della taglia C e da un Fig. 2 altezza ancora maggiore, il che le consente di disporre di un connettore addizionale P3, anch'esso completamente definito dallo standard IEEE-1155 (Tab. III). I moduli vanno ancora inseriti negli appositi slot del cestello ma lo spazio intermoduli è stato leggermente aumentato rispetto allo standard VMEbus per permettere sia l uso di componenti analogici di grosse dimensioni sia la realizzazione di moduli sufficientemente schermati. 6
7 Per quanto riguarda il bus, oltre alla parte strettamente VME divisa in DTB, Arbitration Bus, Interrupt Bus e Utility Bus, le specifiche VXI aggiungono: Clock Bus, Trigger Bus, Local Bus, Analog Sumbus, Module Identification Bus, Star Bus (fig. 3). 7
8 Tab. III Connettore P3 per lo slot 0 a), per gli slot da 1 a 11 b). a) b) PIN COLONNA COLONNA COLONNA PIN COLONNA COLONNA COLONNA a b c a b c 1 ECLTRG2 +24V +12V 1 ECLTRG2 +24V +12V 2 GND -24V -12V 2 GND -24V -12V 3 ECLTRG3 GND RSV4 3 ECLTRG3 GND RSV4 4-2V RSV5 +5V 4-2V RSV5 +5V 5 ECLTRG4-5.2V RSV6 5 ECLTRG4-5.2V RSV6 6 GND RSV7 GND 6 GND RSV7 GND 7 ECLTRG5 +5V -5.2V 7 ECLTRG5 +5V -5.2V 8-2V GND GND 8-2V GND GND 9 STARY12+ +5V STARX01+ 9 LBUSA12 +5V LBUSC12 10 STARY12- STARY01- STARX01-10 LBUSA13 LBUSC15 LBUSC13 11 STARX12+ STARX12- STARY LBUSA14 LBUSA15 LBUSC14 12 STARY11+ GND STARX LBUSA16 GND LBUSC16 13 STARY11- STARY02- STARX02-13 LBUSA17 LBUSC19 LBUSC17 14 STARX11+ STARX11- STARY LBUSA18 LBUSA19 LBUSC18 15 STARY10+ +5V STARX LBUSA20 +5V LBUSC20 16 STARY10- STARY03- STARX03-16 LBUSA21 LBUSC23 LBUSC21 17 STARX10+ STARX10- STARY LBUSA22 LBUSA23 LBUSC22 18 STARY09+ -2V STARX LBUSA24-2V LBUSC24 19 STARY09- STARY04- STARX04-19 LBUSA25 LBUSC27 LBUSC25 20 STARX09+ STARX09- STARY LBUSA26 LBUSA27 LBUSC26 21 STARY08+ GND STARX LBUSA28 GND LBUSC28 22 STARY08- STARY05- STARX05-22 LBUSA29 LBUSC31 LBUSC29 23 STARX08+ STARX08- STARY LBUSA30 LBUSA31 LBUSC30 24 STARY07+ +5V STARX LBUSA32 +5V LBUSC32 25 STARY07- STARY06- STARX06-25 LBUSA33 LBUSC35 LBUSC33 26 STARX07+ STARX07- STARY LBUSA34 LBUSA35 LBUSC34 27 GND GND GND 27 GND GND GND 28 STARX+ -5.2V STARY+ 28 STARX+ -5.2V STARY+ 29 STARX- GND STARY- 29 STARX- GND STARY- 30 GND -5.2V -5.2V 30 GND -5.2V -5.2V 31 CLK V SYNC CLK V SYNC CLK100- GND SYNC CLK100- GND SYNC100-8
9 Clock & Sync bus Bus radiali Module Identification bus Star Bus Local Bus (esclusivo Modulo Slot 0 Modulo Slot 1 Modulo Slot 2 Modulo Slot 3 Moduli Slot Bus globali VME Bus Trigger Bus Sum Bus Fig. 3 Il bus VXI. Il Clock Bus fornisce due linee di clock ed una di sincronismo. Un clock a 10 MHz è localizzato sul connettore P2, mentre un clock a 100 MHz con la linea di sincronismo sono entrambi su P3. Tutti e tre sono in logica ECL e partendo dallo slot 0 sono dotate di buffer all'ingresso di ogni singolo modulo lungo tutto il "backplane". Il Trigger Bus consiste di otto linee TTL e due ECL tutte situate su P2; quattro linee addizionali ECL sono invece su P3. Il Local Bus fornisce linee per comunicazioni private tra moduli adiacenti. Dodici si riferiscono al connettore P2 e ventiquattro al P3. L'Analog Sumbus è un nodo di somma analogico che percorre l'intera lunghezza del backplane del cestello e termina su di un carico di 50 Ohm. E' utilizzato per generare forme d'onda complesse attraverso la somma delle uscite elementari di moduli sorgenti connessi ad esso. 9
10 Il Module Identification bus o linee MODID (MODule Identification) sono riportate in P2 e permettono ad un dispositivo logico di essere identificato anche in funzione della locazione fisica o "slot" che occupa. Lo Star Bus è riportato solo su P3, di conseguenza é disponibile unicamente per i moduli di taglia D. E' costituito da due linee: STARX e STARY, che connettono ogni slot allo slot 0. Quest'ultimo può essere visto come il centro di una stella che ha dodici ramificazioni di pari lunghezza (nel caso di cestello a 13 slot). Le specifiche definiscono completamente le richieste di raffreddamento per cestello e moduli. Ogni produttore sia di cestello che di moduli deve stabilire e riportare nella documentazione tecnica le capacità di raffreddamento del dispositivo. Per i moduli occorre specificare parametri quali la minima velocità del flusso d'aria e la massima caduta di pressione attraverso il modulo. Per i cestelli, invece, è necessaria una curva del volume di aria in funzione della caduta di pressione da cima a fondo per la peggiore posizione (slot). Vengono altresì definiti criteri da rispettare riguardo radiazioni e suscettibilità elettromagnetica; ciò per assicurare che gli strumenti non interferiscano fra loro, salvaguardando la bontà delle misure. 10
11 4. Il Sistema VXI Un sistema VXI può essere composto da un massimo di 256 dispositivi (moduli), includendo uno o più sottosistemi. Un sottosistema VXI, completamente ospitato in un cestello da tredici slot, consiste di un modulo temporizzatore "Slot 0" e fino ad un massimo di dodici moduli di strumentazione aggiuntivi (fig. 4). Generalmente un modulo di strumentazione occupa un singolo slot; è però possibile la presenza di moduli multi-slot che ovviamente riducono il numero massimo di dispositivi presenti in un solo cestello. Ad ogni dispositivo è associato un unico indirizzo logico, variabile da 1 a 255. Affinché possano formare un unico sistema, due o più sottosistemi (cestelli) devono poter comunicare tra loro; è necessaria, quindi, una appropriata interfaccia scelta tra le soluzioni attualmente adottate: IEEE 488, RS 232, MXIbus. SCHERMO DEL CESTELLO SLOT MODULO DI TAGLIA D NON SCHERMATO MODULO DI TAGLIA D SCHERMATO MODULO DI TAGLIA D SCHERMATO A DOPPIA AMPIEZZA FORI PER IL RAFFREDDAMENTO MODULO DI TAGLIA C NON SCHERMATO BACKPLANE Fig. 4 Esempio di cestello VXI, taglia D, 12 slot. 11
12 5. I dispositivi VXI Lo standard IEEE-1155 classifica i dispositivi in base al numero ed alla funzione dei registri di cui dispongono. In particolare esistono quattro tipi di dispositivi: ### register-based, ### message-based, ### a memoria, ### estesi. Ognuno di tali dispositivi possiede almeno un set di registri standard: i registri di "configurazione", i quali contengono informazioni necessarie alla configurazione ed al controllo del dispositivo all'interno di un sistema VXI. Questi registri appartengono ad un blocco di memoria da 64 byte localizzato negli ultimi 16 Kbyte dell'intero spazio di indirizzamento VME nel quale si allocano anche i registri di "comunicazione" ed eventuali registri non standard. Infatti, essendo 256 gli indirizzi logici disponibili sul bus VXI, ad ogni indirizzo logico (e quindi ad ogni dispositivo ) risultano di fatto assegnati 64 byte di memoria indirizzabili, la cui dislocazione nei 16 Kbyte è fissa in quanto calcolata a partire dall'indirizzo logico stesso. Dispositivi con indirizzi logici successivi dispongono quindi di zone di memoria contigue. Ogni sottosistema VXI è caratterizzato da una struttura gerarchica a forma di albero invertito. Ogni nodo dell'albero è costituito da un "Commander" il quale può controllare i "servant" appartenenti al proprio sotto-albero, accedendo ai registri di configurazione (ed a quelli di comunicazione, nel caso di dispositivi Messagebased). Il "Commander" di livello più alto è detto "Top Level Commander" ed è capace di controllare l'intera gerarchia. Un dispositivo VXI per essere "Commander" deve essere Message-based e dotato di modulo "master". I dispositivi Register-based si configurano esclusivamente come "servant" VXI, pur se dotati di modulo "master", ed il rispettivo "Commander" si limita al controllo dei soli loro registri di configurazione. 12
13 5.1 Dispositivi register-based Sono definiti "Register-based" i dispositivi dotati di un unico set di registri standard (i registri di "configurazione"). Accanto ai registri di configurazione, essi presentano un certo numero di registri operativi nello spazio di indirizzamento A16, e, talvolta, anche in spazi di indirizzamento superiori (A24 o A32). La comunicazione con i dispositivi Register-based, si sviluppa accedendo ai registri di configurazione mediante semplici cicli di "handshake" VME in lettura e/o scrittura. Sia il contenuto che la locazione di tali registri é "device-dependent", di conseguenza non é previsto un protocollo di interfaccia standard ma spetta all'utente, nella realizzazione del software applicativo, tenere in conto l'influenza della parte strumentale sul circuito d'interfaccia (soprattutto in termini di tempo di risposta). La semplicità dell'interfaccia verso il bus VXI non presuppone la semplicità del dispositivo; i Register-based non devono essere considerati, come avviene spesso, dispositivi con prestazioni o capacità ridotte. Al contrario, la necessità di sviluppare per ogni dispositivo un algoritmo di gestione e controllo ad hoc comporta anche il vantaggio di poter ottenere elevate velocità di trasferimento dati, sfruttando la notevole semplicità dell'handshake VME. 5.2 Dispositivi message-based I dispositivi Message-based sono dotati di un secondo set di sei registri standard, i registri di "comunicazione", mediante il quale si stabilisce un canale di comunicazione standard tra dispositivi dello stesso tipo. Il contenuto e la locazione di tali registri è specificata esattamente dalle norme e su di essi è basata una famiglia di protocolli di comunicazione standard: i protocolli "word" seriali WSP (Word Serial Protocols). 13
14 Tali protocolli sfruttano in particolar modo due dei sei registri di comunicazione: il "Response Register" ed il "Data Low Register". I bit del "Response Register" indicano al "Commander" che controlla la trasmissione se il registro dati ("Data Low Register") è vuoto in scrittura ovvero, se è pieno in lettura. Infatti, è possibile scrivere nel registro dati solo quando il bit "Write Ready" del "Response Register" è ad 1. Esso viene posto a zero nel momento in cui vi si accede e mantenuto tale finché il dato non viene accettato dall interfaccia del "servant". E' possibile, invece, leggere dal registro dati solo se è ad 1 il bit "Read Ready". Quando il dato viene letto, il bit passa a zero e vi rimane finché il "servant" non pone un nuovo dato nel registro. La modalità di "handshake" appena descritta è definita dallo standard come "Normal Transfer Mode" ed è obbligatoria per ogni dispositivo Messagebased. Lo standard prevede una seconda modalità, opzionale, il "Fast Handshake Mode" che utilizza i bit "Write Ready" e "Read Ready" esclusivamente per il trasferimento della prima word, mentre per ognuna delle successive impiega un unico ciclo VME. I protocolli WSP si basano su di un set di comandi ("Interface Commands"), rivolti essenzialmente alla gestione dell'interfaccia del dispositivo verso il bus VXI. Ogni scrittura da parte del "Commander" nel "Data Low Register" del "servant" è interpretata da quest'ultimo come un comando WSP. In alcuni casi, il "servant" pone dei dati nel "Data Low Register" in risposta ad un comando. Spetta al "Commander" leggere il dato pronto prima di inviare un nuovo comando. Particolare importanza assumono i dispositivi "VXIbus Instrument". Sono moduli Message-based di strumentazione per i quali si distinguono due parti fondamentali: l'interfaccia verso il bus VXI e lo strumento di misura vero e proprio. Per tali moduli, accanto ai comandi WSP, sono previsti comandi non standard di dispositivo ("device commands") che si riferiscono essenzialmente alla gestione dello strumento in quanto tale. In essi mentre i succitati bit "Write Ready" e "Read Ready" permettono di conoscere lo stato dell'interfaccia, altri due bit del "Response 14
15 Register" ("DIR" e "DOR") sincronizzano la comunicazione con la parte strumentale. Essi adottano il protocollo "word" seriale BTP (Byte Transfer Protocol), che permette il trasferimento di un byte alla volta mediante i comandi WSP "Byte Available" (utilizzato dal "Commander" per inviare un byte allo strumento) e "Byte Request" (utilizzato dal "Commander" per richiedere un byte allo strumento). 5.3 Dispositivi a memoria Tali dispositivi hanno unicamente la funzione di mettere a disposizione degli altri dispositivi un blocco di memoria statica nello spazio di indirizzamento VME. Aggiungono un "Attribute Register" al set di registri visti per un Register-based. Esso contiene informazioni riguardo il tipo di memoria (RAM, ROM o altro), la velocità di accesso, e la capacità di trasferimento dati VMEbus. Usando queste informazioni aggiuntive, più dispositivi di questo tipo possono essere automaticamente configurati in un blocco continuo di memoria. 5.4 Dispositivi estesi Tali dispositivi aggiungono al set minimo di registri, tipici di un Register-based, un registro nuovo chiamato "Subclass Register". Esso è usato per definire nuove sottoclassi di dispositivi VXIbus per applicazioni future, che possono includere sia sottoclassi standard VXIbus che sottoclassi specifiche del produttore. Al momento attuale non vi è ancora nessuna definizione di sottoclasse standard. 15
16 Dispositivi VMEbus Dispositivi VXIbus Dispositivi Ibridi Dispositivi non VXIbus Dispositivi Message Based Dispositivi a Memoria Dispositivi Estesi Dispositivi Register Based CPU Resource Manager Register Based A16 Register Based A16/A24 A16/A32 Strumenti A/D A/D Interfaccia utente Generatore Generatore??? MUX MUX?????? Fig. 5 Classificazione dei dispositivi. 16
17 6. Risorse del sistema VXI Un sistema VXI prevede una serie di risorse comuni, alcune delle quali allocate all'atto della configurazione iniziale (allo start up) del sistema stesso ed altre disponibili come servizi di slot 0. Il Resource Manager è un modulo software (algoritmo) all'indirizzo logico 0 preposto alla configurazione iniziale del sistema. All'accensione, infatti, sfruttando alcuni servizi di slot 0, esegue le seguenti funzioni: ### identifica tutti i dispositivi VXIbus nel sistema; ### gestisce i risultati del self-test e la sequenza diagnostica; ### configura le mappe degli indirizzi A24 ed A32 del sistema (registri non standard dei "Register-based"); ### configura la gerarchia Commander/Servant del sistema; ### alloca le linee IRQx VMEbus; ### dà il via al "Normal Operation" ("pronto" operativo) del sistema. Appare subito evidente che un Resource Manager deve essere un Commander VXI in testa alla gerarchia; solo in questo modo può accedere ai registri di configurazione e di comunicazione di ogni altro dispositivo presente sul bus VXI. I servizi di slot 0, forniti dal Resource Manager stesso o dal dispositivo "Slot 0", costituiscono risorse comuni agli slot 1-12 di un sottosistema VXIbus. Sul connettore P2 sono presenti il CLK10 (clock ECL a 10 MHz) ed il servizio MODID per l'identificazione dispositivo-slot. Sul P3, lo slot 0 fornisce il CLK100 (clock ECL a 100 MHz) e può anche fornire servizi come SYNC100 (segnale di sincronismo), STARX e STARY. 17
18 7. Configurazione del sistema VXI Una tipica configurazione di un sistema VXI è composta da: ### un controllore; ### uno o più sottosistemi VXI che contengono moduli di strumentazione VXI; ### interfaccia tra il controllore ed il VXI. Queste configurazioni possono essere classificate in due classi dipendenti dal modo in cui il controllore gestisce il backplane VXI. La prima classe consiste nella configurazione a controllore esterno (External Controller). In questa configurazione il controllore è solitamente collocato esternamente al cestello VXI e comunica attraverso un sistema di interfaccia con il backplane. Quest'ultimo consiste in una scheda posta tra il bus di I/O del PC (controllore) ed un bus intermedio che comunica all'altra estremità con lo slot 0 nel cestello VXI. Il sistema di interfaccia ha il compito di tradurre i comandi provenienti dal controllore in opportuni segnali di interfaccia e poi convertire ulteriormente questi ultimi in comandi VXIbus. Esempi disponibili sono: RS232 e GPIB, già da tempo presenti quali interfaccia standard, ed MXIbus "Multi-system Extension Bus", progettato dalla "National Instruments" su misura per l'ambiente VXI. La seconda classe è la configurazione a controllore interno (Embedded Controller). Questa prevede una sola scheda di interfaccia posta tra il bus di I/O ed il backplane VXIbus; tale scheda ha capacità di master VME e può controllare il bus dati VME senza interfaccia addizionale. In questo modo, il controllore può trasferire dati ad altri dispositivi VXIbus ad una tipica "data rate" VMEbus da 5-10 Mbyte/s; la max "data rate" VMEbus è 40 Mbyte/s. Sono oggi disponibili due tipi di configurazioni con controllore interno. La prima consiste in un computer VXI che fornisce anche servizi di slot 0 e supporta i protocolli di comunicazione VXI. La seconda è un sistema ibrido VXIbus/VMEbus con una CPU VMEbus che tipicamente non presenta né le funzioni di slot 0 né i protocolli di comunicazione (fig. 6). 18
19 Singola CPU 1) SLOT 0 IEEE 488 STRUM. 1 STRUM. 2 RAM STRUM. 3 Sistema a controllore esterno con slot 0 IEEE488 Multiple CPU 2) SLOT 0 STRUM. STRUM. RAM STRUM. MXI CPU CPU Sistema a controllore esterno con slot 0 MXI 3) CONTROLLER STRUM. STRUM. STRUM. EMBEDDED CPU Sistema a controllore interno ("Stand Alone") Fig. 6 Alcuni esempi di configurazioni di un sistema VXI. 19
NONA LEZIONE: INTRODUZIONE AL VXI BUS
Corso di Sistemi Automatici di Misura NONA LEZIONE: INTRODUZIONE AL VXI BUS Oggi che i sistemi di misura automatici costituiscono una realtà consolidata, l interesse va spostandosi sempre più verso la
UNDICESIMA LEZIONE: I PROTOCOLLI DI COMUNICAZIONE DEL BUS VXI
Corso di Sistemi Automatici di Misura UNDICESIMA LEZIONE: In un sistema VXI la comunicazione tra dispositivi può svolgersi su tre diversi mezzi di trasmissione: 1) VME Bus: è il bus dati del sistema VXI
Corso di Sistemi Automatici di Misura
Corso di Sistemi Automatici di Misura GENERALITA SUL VXI BUS Oggi che i sistemi di misura automatici costituiscono una realtà consolidata, l interesse va spostandosi sempre più verso la qualità dell automazione
SETTIMA LEZIONE: Il VXI BUS
Corso di Sistemi Automatici di Misura SETTIMA LEZIONE: Il VXI BUS Introduzione o al VXI Bus Oggi che i sistemi di misura automatici costituiscono una realtà consolidata, l interesse va spostandosi sempre
Esercitazioni di Misure per la Bioingegneria e l Habitat e Strumentazioni Elettroniche A.A
Esercitazioni di Misure per la Bioingegneria e l Habitat e Strumentazioni Elettroniche A.A. 2008-2009 Presentazione Docente: Massimo Piotto Contatti: massimo.piotto@ieiit.cnr.it Tel: 050 2217657 Ricevimento:
ELETTRONICA II. Prof. Dante Del Corso - Politecnico di Torino. Gruppo G: Interfacciamento e interconnessioni Lezione n.
ELETTRONICA II Prof. Dante Del Corso - Politecnico di Torino Gruppo G: Interfacciamento e interconnessioni Lezione n. 35 - G - 6: Esempi di interfacce su bus Elettronica II - Dante Del Corso - Gruppo G
Il protocollo RS Introduzione. 1.2 Lo Standard RS-232
1 Il protocollo RS232 1.1 Introduzione Come noto un dispositivo di interfaccia permette la comunicazione tra la struttura hardware di un calcolatore e uno o più dispositivi esterni. Uno degli obiettivi
LabVIEW BUS IEEE-488 Gianfranco Miele
Corso di laurea magistrale in Ingegneria delle Telecomunicazioni LabVIEW BUS IEEE-488 Gianfranco Miele g.miele@unicas.it Standard IEEE-488 Interfaccia standard per il controllo della strumentazione Nasce
INTRODUZIONE AL BUS INDUSTRIALE VME
INTRODUZIONE AL BUS INDUSTRIALE VME Paolo Musico & Elena Guardincerri INFN Genova Novembre 2005 Sommario: Introduzione Meccanica Cicli di trasferimento dati standard Cicli di trasferimento dati innovativi
Livello logico digitale bus e memorie
Livello logico digitale bus e memorie Principali tipi di memoria Memoria RAM Memorie ROM RAM (Random Access Memory) SRAM (Static RAM) Basata su FF (4 o 6 transistor MOS) Veloce, costosa, bassa densità
Strumentazione tradizionale vs. strumentazione virtuale
Strumentazione tradizionale vs. strumentazione virtuale Strumento tradizionale: OPERATORE STRUMENTO interazione diretta tramite pannello di controllo e sistema di visualizzazione Strumento virtuale: OPERATORE
Architettura di un calcolatore: introduzione. Calcolatore: sottosistemi
Corso di Calcolatori Elettronici I A.A. 2010-2011 Architettura di un calcolatore: introduzione Lezione 18 Prof. Roberto Canonico Università degli Studi di Napoli Federico II Facoltà di Ingegneria Corso
ELETTRONICA II. Prof. Dante Del Corso - Politecnico di Torino
ELETTRONICA II Prof. Dante Del Corso - Politecnico di Torino Gruppo H: Sistemi Elettronici Lezione n. 36 - H -1: Piastra di memoria statica Interfaccia con registri di I/O Interconnessioni e sistemi Protocolli
INGEGNERIA E TECNOLOGIE DEI SISTEMI DI CONTROLLO Processori per sistemi di controllo
INGEGNERIA E TECNOLOGIE DEI SISTEMI DI CONTROLLO Processori per sistemi di controllo Prof. Carlo Rossi DEIS - Università di Bologna Tel: 051 2093020 email: crossi@deis.unibo.it Classificazione Processori
INGEGNERIA E TECNOLOGIE DEI SISTEMI DI CONTROLLO Processori per sistemi di controllo. Classificazione. I microcontrollori
INGEGNERIA E TECNOLOGIE DEI SISTEMI DI CONTROLLO per sistemi di controllo Prof. Carlo Rossi DEIS - Università di Bologna Tel: 051 2093020 email: crossi@deis.unibo.it Classificazione General Purpose CISC
Architettura di un calcolatore: introduzione. Calcolatore: sottosistemi
Corso di Calcolatori Elettronici I A.A. 2012-2013 Architettura di un calcolatore: introduzione Prof. Roberto Canonico Università degli Studi di Napoli Federico II Dipartimento di Ingegneria Elettrica e
Strutture dei sistemi di calcolo
Strutture dei sistemi di calcolo Funzionamento di un sistema di calcolo Struttura di I/O Struttura della memoria Gerarchia delle memorie Architetture di protezione Architettura di un sistema di calcolo
DIAGRAMMI TEMPORALI relativi all'esecuzione di una istruzione e agli accessi alla memoria:
DIAGRAMMI TEMPORALI relativi all'esecuzione di una istruzione e agli accessi alla memoria: 1 Memoria centrale: è costituita da una sequenza ordinata di registri; ciascun registro è individuato da un indirizzo;
Architettura di un calcolatore: introduzione. Calcolatore: sottosistemi
Corso di Calcolatori Elettronici I Architettura di un calcolatore: introduzione Prof. Roberto Canonico Università degli Studi di Napoli Federico II Dipartimento di Ingegneria Elettrica e delle Tecnologie
Embedded and Reconfigurable Systems M 03 Bus protocols
Embedded and Reconfigurable Systems M 03 Bus protocols Stefano Mattoccia, DISI - University of Bologna 1 Protocolli di comunicazione standard - Protocolli per connessioni con periferiche e memorie - 3
Input/Output (Cap. 7, Stallings)
Input/Output (Cap. 7, Stallings) Grande varietà di periferiche gestiscono quantità di dati differenti a velocità diverse in formati diversi Tutti più lenti della CPU e della RAM Necessità di avere moduli
Il Sottosistema di Memoria
Il Sottosistema di Memoria Classificazione delle memorie Funzionalità Memoria di sola lettura (ROM) Memoria di lettura/scrittura Tecnologia Memoria a semiconduttori Memoria magnetica Memoria ottica Modalità
Capitolo 2: Strutture dei sistemi di calcolo
Capitolo 2: Strutture dei sistemi di calcolo Funzionamento di un sistema di calcolo Struttura di I/O Struttura della memoria Gerarchia delle memorie Architetture di protezione Struttura delle reti di calcolatori
Pentium: architettura di sistema
Pentium: architettura di sistema 1 2 TXC 4 3 5 6 PIIX 7 Pentium: architettura a livello di sistema 1 Il processore Pentum (1) è interfacciato sul bus con la memoria cache di livello 2 (2). L interfacciamento
Componenti di un sistema di acquisizione dati
Componenti di un sistema di acquisizione dati Ingresso analogico Trasduzione e condizionamento del segnale Campionamento e Conversione A/D Elaborazione del segnale x(t) u(t) Grandezza fisica Grandezza
Architettura dei computer
Architettura dei computer In un computer possiamo distinguere quattro unità funzionali: il processore la memoria principale (memoria centrale, RAM) la memoria secondaria i dispositivi di input/output La
Architettura hardware
Architettura hardware la parte che si può prendere a calci Architettura dell elaboratore Sistema composto da un numero elevato di componenti, in cui ogni componente svolge una sua funzione elaborazione
Architettura dei computer
Architettura dei computer In un computer possiamo distinguere quattro unità funzionali: il processore la memoria principale la memoria secondaria i dispositivi di input/output 1 Fornisce la capacità di
Dispense delle Esercitazioni dei moduli:
Dispense delle Esercitazioni dei moduli: Misure per la Bioingegneria e l Habitat e Strumentazioni Elettroniche A.A. 2003 2004 Introduzione Gli strumenti elettronici tradizionali sono degli oggetti costituiti,
Il Sottosistema di Memoria
Il Sottosistema di Memoria Classificazione delle memorie Funzionalità Memoria di sola lettura (ROM) Memoria di lettura/scrittura Tecnologia Memoria a semiconduttori Memoria magnetica Memoria ottica Modalità
Tecnologie dei Sistemi di Automazione
Facoltà di Ingegneria Tecnologie dei Sistemi di Automazione Prof. Gianmaria De Tommasi Lezione 2 Architetture dei dispositivi di controllo e Dispositivi di controllo specializzati Corso di Laurea Codice
Com è fatto un computer (seconda puntata) Appunti per le classi 1 A cura del prof. Ing. Mario Catalano
Com è fatto un computer (seconda puntata) Appunti per le classi 1 A cura del prof. Ing. Mario Catalano A che serve una memoria? Ovviamente, nel computer, come nel cervello umano, serve a conservare le
CALCOLATORI ELETTRONICI. I dispositivi di memoria
CALCOLATORI ELETTRONICI I dispositivi di memoria I dispositivi di memoria Linguaggi ad alto livello/ Applicazioni SW Informatica Sistema operativo Assembler ISA Architettura di un calcolatore Memoria I/O
ELETTRONICA II. Prof. Dante Del Corso - Politecnico di Torino
ELETTRONICA II Prof. Dante Del Corso - Politecnico di Torino Gruppo G: Interfacciamento e interconnessioni Lezione n. 34 - G - 5: Protocollo a livello transazione Esempi di bus reali Interconnessioni 3
La gestione dell I/O (Cap. 5, Tanenbaum)
La gestione dell I/O (Cap. 5, Tanenbaum) Prestazioni e generalità Gestione software Supporti su disco Orologi Lezione Architettura degli Elaboratori - 1 - A. Sperduti Pagina 1 Prestazioni e generalità
Architettura di un calcolatore: Introduzione parte 2
Corso di Calcolatori Elettronici I Architettura di un calcolatore: Introduzione parte 2 Prof. Roberto Canonico Università degli Studi di Napoli Federico II Dipartimento di Ingegneria Elettrica e delle
verso espandibili eterogenei tempo di accesso tempo di risposta throughput
I/O Un calcolatore è completamente inutile senza la possibile di caricare/ salvare dati e di comunicare con l esterno Input / Output (I/O): insieme di architetture e dispositivi per il trasferimento di
Esame di INFORMATICA ARCHITETTURA DI VON NEUMANN. Lezione 4 ARCHITETTURA DI VON NEUMANN
Università degli Studi di L Aquila Facoltà di Biotecnologie Esame di INFORMATICA A.A. 2008/09 Lezione 4 ARCHITETTURA DI VON NEUMANN Anni 40 i dati e i programmi che descrivono come elaborare i dati possono
ARCHITETTURA DI UN ELABORATORE! Ispirata al modello della Macchina di Von Neumann (Princeton, Institute for Advanced Study, anni 40).!
ARCHITETTURA DI UN ELABORATORE! Ispirata al modello della Macchina di Von Neumann (Princeton, Institute for Advanced Study, anni 40).! MACCHINA DI VON NEUMANN! UNITÀ FUNZIONALI fondamentali! Processore
Il bus VME (IEEE standard /IEC 821 bus standard)
Il bus VME (IEEE standard 1014-1987/IEC 821 bus standard) Il VME (Versa Module Europe) è l'erede del lavoro fatto dai progettisti della Motorola, a partire dal 1978, per dotare le CPU della serie 68k di
Corso di Calcolatori Elettronici I
Corso di Calcolatori Elettronici I Architettura dei Calcolatori Elettronici: primi cenni introduttivi Roberto Canonico Università degli Studi di Napoli Federico II A.A. 2017-2018 Roberto Canonico Corso
INTRODUZIONE AL BUS INDUSTRIALE VME
INTRODUZIONE AL BUS INDUSTRIALE VME Paolo Musico INFN Genova Novembre 2009 Sommario: Introduzione Meccanica Cicli di trasferimento dati standard Cicli di trasferimento dati innovativi Prove sul campo:
Architettura del calcolatore: gerarchia delle memorie, coprocessori, bus (cenni)
Architettura del calcolatore: gerarchia delle memorie, coprocessori, bus (cenni) Percorso di Preparazione agli Studi di Ingegneria Università degli Studi di Brescia Docente: Massimiliano Giacomin Migliorare
Un quadro della situazione. Lezione 14 Il Set di Istruzioni (2) Dove siamo nel corso. I principi di progetto visti finora. Cosa abbiamo fatto
Un quadro della situazione Lezione 14 Il Set di Istruzioni (2) Vittorio Scarano Architettura Corso di Laurea in Informatica Università degli Studi di Salerno Input/Output Sistema di Interconnessione Registri
Modello di von Neumann
Modello di von Neumann Bus di sistema CPU Memoria Centrale Memoria di Massa Interfaccia Periferica 1 Interfaccia Periferica 2 Codifica dei dati e delle istruzioni La più piccola unità di informazione memorizzabile
Input/Output. bus, interfacce, periferiche
Architettura degli Elaboratori e delle Reti Lezione 29 Input/Output: bus, interfacce, periferiche Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano
Problematiche Interfacciamento
Corso di Misure per la Automazione e la Produzione Industriale (Studenti Ingegneria Elettrica e Meccanica V anno Vecchio Ordinamento) Misure per la Automazione e la Qualità (Studenti Ingegneria Elettrica
Il Sottosistema di Memoria
Il Sottosistema di Memoria Calcolatori Elettronici 1 Memoria RAM RAM: Random Access Memory Tempi di accesso indipendenti dalla posizione Statica o Dinamica Valutata in termini di Dimensione (di solito
Introduzione all'architettura dei Calcolatori. Maurizio Palesi
Introduzione all'architettura dei Calcolatori Maurizio Palesi 1 Agenda Architettura generale di un Sistema di Elaborazione La memoria principale Il sottosistema di comunicazione La CPU Miglioramento delle
Un quadro della situazione. Lezione 15 Il Set di Istruzioni (2) Le operazioni e gli operandi. Dove siamo nel corso. Cosa abbiamo fatto
Un quadro della situazione Lezione 15 Il Set di Istruzioni (2) Vittorio Scarano Architettura Corso di Laurea in Informatica Università degli Studi di Salerno Input/Output Sistema di Interconnessione Registri
Il calcolatore. È un sistema complesso costituito da un numero elevato di componenti. è strutturato in forma gerarchica
Il calcolatore È un sistema complesso costituito da un numero elevato di componenti. è strutturato in forma gerarchica ogni livello di descrizione è caratterizzato da una struttura rappresentante l organizzazione
CALCOLATORI ELETTRONICI II
CALCOLATORI ELETTRONICI II L INTERFACCIA PARALLELA Argomenti della lezione Le interfacce parallele Il dispositivo Intel 855 Architettura Funzionamento Le interfacce parallele Esempio Le interfacce parallele
Esame di INFORMATICA Lezione 4
Università di L Aquila Facoltà di Biotecnologie Esame di INFORMATICA Lezione 4 MACCHINA DI VON NEUMANN Il sottosistema di memorizzazione (memoria) contiene dati + istruzioni, inseriti inizialmente tramite
Tipi di Bus. Bus sincrono. Comunicazioni nell elaboratore (e oltre) Bus sincroni e asincroni Standard commerciali (PCI,SCSI,USB)
Comunicazioni nell elaboratore (e oltre) Bus sincroni e asincroni Standard commerciali (PCI,SCSI,USB) Architettura degli Elaboratori (Prima Unità) Renato.LoCigno@dit.unitn.it www.dit.unitn.it/~locigno/didattica/archit/02-03/index.html
Architettura del calcolatore (Seconda parte)
Architettura del calcolatore (Seconda parte) Ingegneria Meccanica e dei Materiali Università degli Studi di Brescia Prof. Massimiliano Giacomin LINGUAGGIO E ORGANIZZAZIONE DEL CALCOLATORE Linguaggio assembly
Sottosistemi ed Architetture Memorie
Sottosistemi ed Architetture Memorie CORSO DI CALCOLATORI ELETTRONICI I CdL Ingegneria Biomedica (A-I) DIS - Università degli Studi di Napoli Federico II La memoria centrale Memoria centrale: array di
Architettura dei sistemi di elaborazione (Input/Output parte 1)
Architettura dei sistemi di elaborazione (Input/Output parte 1) Sottosistema di I/O Il sottosistema di I/O è la parte attraverso la quale si esplica la comunicazione tra il calcolatore e il mondo esterno.
Architettura di un calcolatore: introduzione
Corso di Calcolatori Elettronici I Architettura di un calcolatore: introduzione Prof. Roberto Canonico Università degli Studi di Napoli Federico II Dipartimento di Ingegneria Elettrica e delle Tecnologie
Architettura. Argomenti. Modello di Von Neumann. Corso di Laurea in Ingegneria Biomedica aa 2003/2004. Ing. Antonio Coronato. Modello di Von Neumann
Architettura Corso di Laurea in Ingegneria Biomedica aa 2003/2004 Ing. Antonio Coronato 1 Argomenti Modello di Von Neumann, Bus, Memoria centrale e dispositivi Data Path delle architetture di Von Neumann
Algoritmo PARTE A: Algoritmi, linguaggi di programmazione e programmi
Algoritmo PARTE A: Algoritmi, linguaggi di programmazione e programmi Un algoritmo è una descrizione non ambigua di un numero finito di operazioni. 2 3 Algoritmo Esempio: Algoritmo per accedere al proprio
Input/Output. bus, interfacce, periferiche
Architettura degli Elaboratori e delle Reti Lezione 29 Input/Output: bus, interfacce, periferiche Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano
Le memorie Cache. Sommario
Le memorie Cache Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano Riferimento Patterson: 5.2, 5.3 1/30 Sommario Circuito di lettura
Architettura di von Neumann
Fondamenti di Informatica per la Sicurezza a.a. 2003/04 Architettura di von Neumann Stefano Ferrari Università degli Studi di Milano Dipartimento di Tecnologie dell Informazione Stefano Ferrari Università
Architettura hardware
Architettura dell elaboratore Architettura hardware la parte che si può prendere a calci Sistema composto da un numero elevato di componenti, in cui ogni componente svolge una sua funzione elaborazione
Input/Output. bus, interfacce, periferiche
Architettura degli Elaboratori e delle Reti Lezione 29 Input/Output: bus, interfacce, periferiche Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano
Struttura hw del computer
Informatica per laurea triennale facoltà di medicina LEZIONE 3 Il processore, la memoria e l esecuzione dei programmi 1 Struttura hw del computer Il nucleo di un computer è costituito da 3 principali componenti:
LINEE GUIDA PER LA CONNESSIONE DI MCP PLUS A VIDEOTERMINALI PROFACE SERIE GP
Introduzione LINEE GUIDA PER LA CONNESSIONE DI MCP PLUS A VIDEOTERMINALI PROFACE SERIE GP Questa nota applicativa fornisce alcuni elementi base per interfacciare il controllore MCP Plus ad un videoterminale
Elettronica per l informatica. Cosa c è nell unità A. Unità A: Bus di comunicazione. A.1 Architetture di interconnessione A.2 Esempi commerciali
Elettronica per l informatica 1 Cosa c è nell unità A Unità A: Bus di comunicazione A.1 Architetture di interconnessione A.2 Esempi commerciali 2 Contenuto dell unità A Architetture di interconnessione
Architettura dei Calcolatori Elettronici
Architettura dei Calcolatori Elettronici Prof. Orazio Mirabella L architettura del Calcolatore: esame delle sue caratteristiche Fondamentali Capacità di eseguire sequenze di istruzioni memorizzate Calcolatore
La memoria - tecnologie
Architettura degli Elaboratori e delle Reti Lezione 26 La memoria - tecnologie Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano L 26 1/24 Indirizzi
Alimentatore master. Introduzione
Alimentatore master Introduzione L alimentatore master è un controllore programmabile che permette all utente di sviluppare sequenze per i convertitori REEL dei tunnel, gestire I/O digitali e analogici
Cenni sull architettura del calcolatore
Programmazione M-Z Ingegneria e Scienze Informatiche - Cesena A.A. 2016-2017 Cenni sull architettura del calcolatore Pietro Di Lena - pietro.dilena@unibo.it hard-ware /h :dwe9 r / n. The part of the computer
Sistemi Operativi e Laboratorio, Prova del 25/5/2016
Nome: Cognome: Matricola: fila: posto: corso: Esercizio 1 (4 punti) Un sistema con processi A, B, C, D, E e risorse dei tipi R1, R2, R3, R4, ha raggiunto lo stato mostrato nelle tabelle seguenti, che è
ISA Input / Output (I/O) Data register Controller
ISA Input / Output (I/O) Numerose Periferiche di tanti tipi diversi, collegati alla CPU mediante BUS diversi. Solo Input (tastiera, mouse), producono dati che la CPU deve leggere. Solo Output (Schermo),
Pag. 1. Informatica Facoltà di Medicina Veterinaria a.a. 2012/13 prof. Stefano Cagnoni. Architettura del calcolatore (parte II)
1 Università degli studi di Parma Dipartimento di Ingegneria dell Informazione Informatica a.a. 2012/13 La inserita nella architettura dell elaboratore Informatica Facoltà di Medicina Veterinaria a.a.
Università degli Studi di Cassino e del Lazio Meridionale
di Cassino e del Lazio Meridionale Corso di Tecnologie per le Memorie Anno Accademico Francesco Tortorella Gerarchia di memoria: vista complessiva Gerarchia di memoria: tecnologie Accesso casuale (random):
Memorie Corso di Calcolatori Elettronici A 2007/2008 Sito Web:http://prometeo.ing.unibs.it/quarella Prof. G. Quarella
Memorie Corso di Calcolatori Elettronici A 2007/2008 Sito Web:http://prometeo.ing.unibs.it/quarella Prof. G. Quarella prof@quarella.net Tipi di memorie Possono essere classificate in base a varie caratteristiche:
VERIFICA DI SISTEMI. 5 Domanda [1 punto] Calcolare la velocità di trasferimento dei seguenti hard disk:
VERIFICA DI SISTEMI 1 Domanda [2 punti] Illustra la funzione della CPU e degli eventuali elementi che la costituiscono, specificando quali sono i parametri che ne caratterizzano il funzionamento. Spiega
Lezione 1. Sistemi operativi. Marco Cesati System Programming Research Group Università degli Studi di Roma Tor Vergata.
Lezione 1 Sistemi operativi 4 marzo 2014 System Programming Research Group Università degli Studi di Roma Tor Vergata SO 14 1.1 Di cosa parliamo in questa lezione? È una introduzione generale ai sistemi
Il sistema operativo
Il sistema operativo Vito Perrone Corso di Informatica A per Gestionali Indice Architettura Gestione dei processi Gestione della memoria centrale Driver Gestione dei file 2 1 Il sistema operativo E uno
Sistemi Operativi SISTEMI DI INPUT/OUTPUT. D. Talia - UNICAL. Sistemi Operativi 10.1
SISTEMI DI INPUT/OUTPUT 10.1 Sistemi I/O Hardware di I/O Interfaccia di I/O per le applicazioni Sottosistema per l I/O del kernel Trasformazione delle richieste di I/O Stream Prestazioni 10.2 I/O Hardware
DIAGRAMMI TEMPORALI relativi all'esecuzione di una istruzione e agli accessi alla memoria:
DIAGRAMMI TEMPORALI relativi all'esecuzione di una istruzione e agli accessi alla memoria: Calcolatori Elettronici 2002/2003 - Diagr. temp. e Mem. dinamiche 1 Memoria centrale: è costituita da una sequenza
Bus RS-232. Ing. Gianfranco Miele April 28, 2011
Ing. Gianfranco Miele (g.miele@unicas.it) http://www.docente.unicas.it/gianfranco_miele April 28, 2011 Alcune definizioni Comunicazione seriale Bit trasmessi in sequenza Basta una sola linea Più lenta
Programma del corso. Introduzione Rappresentazione delle Informazioni Calcolo proposizionale Architettura del calcolatore Reti di calcolatori
Programma del corso Introduzione Rappresentazione delle Informazioni Calcolo proposizionale Architettura del calcolatore Reti di calcolatori Cos è un Calcolatore? Un computer (calcolatore) è una macchina
LEZIONE 2 Il processore e la memoria centrale
Informatica per Igienisti Dentali LEZIONE 2 Il processore e la memoria centrale 1 Il linguaggio macchina Il processore è in grado di riconoscere (e quindi di eseguire) solo programmi scritti in un proprio
Struttura dei Sistemi di Calcolo
Struttura dei Sistemi di Calcolo Operazioni dei sistemi di calcolo Struttura dell I/O Struttura della memoria Gerarchia delle memorie Protezione hardware Invocazione del Sistema Operativo 1 Architettura
Corso di Fondamenti di Informatica Elementi di Architettura
di Cassino e del Lazio Meridionale Corso di Informatica Elementi di Architettura Anno Accademico 2016/2017 Francesco Tortorella Modello di von Neumann Bus di sistema CPU Memoria Centrale Interfaccia Periferica
QUINTA LEZIONE: LO STANDARD IEEE-488
Corso di Sistemi Automatici di Misura QUINTA LEZIONE: LO STANDARD IEEE-488 Vantaggi: Flessibilità; Lo standard IEEE-488 BUS STANDARD Si evita di dovere riprogettare parte delle schede utilizzate ad ogni
I bus. Sommario. Prof. Alberto Borghese Dipartimento di Scienze dell Informazione Università degli Studi di Milano
I bus Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano 1/38 Sommario Il bus ed il protocollo di trasferimento Tipologie di bus La
Il Sottosistema di Memoria
Il Sottosistema di Memoria Classificazione delle memorie Funzionalità Memoria di sola lettura (ROM) Memoria di lettura/scrittura Tecnologia Memoria a semiconduttori Memoria magnetica Memoria ottica Modalità
La memoria-gerarchia. Laboratorio di Informatica - Lezione 3 - parte I La memoria - La rappresentazione delle informazioni
La memoriaparametri di caratterizzazione Un dato dispositivo di memoria è caratterizzato da : velocità di accesso, misurata in base al tempo impiegato dal processore per accedere ad uno specificato indirizzo
Controllori programmabili serie AC31 Dati applicativi serie 90
Dati tecnici aggiuntivi 07 KT 98 In generale vengono considerati validi i dati tecnici del sistema riportati a pag 1/77-78. I dati aggiuntivi o diversi dai dati del sistema sono riportati qui di seguito.
Periferiche CPU. Misure e Sistemi Microelettronici Sistemi 6-1 SREG. Data Bus Address Bus Control Bus
Periferiche Interface Interface Interface Interface CPU SREG CREG DREG Il processore scambia informazioni con le periferiche attraverso dei registri. Tipicamente: Control REGister; Status REGister; Data
Architettura degli elaboratori - 2 -
Università degli Studi dell Insubria Dipartimento di Scienze Teoriche e Applicate Architettura degli elaboratori e gerarchie di memoria Marco Tarini Dipartimento di Scienze Teoriche e Applicate marco.tarini@uninsubria.it
2) Sistemi operativi. Lab. Calc. AA 2006/07
2) Sistemi operativi Introduzione Il sistema operativo è un programma dedicato alla gestione del calcolatore. All'accensione di un calcolatore viene eseguito un programma di base memorizzato su una memoria
Sistemi a microprocessore
Sistemi a microprocessore Programma: Segnali analogici e digitali Uso di segnali digitali per la rappresentazione dei numeri interi La memoria e la CPU I programmi in linguaggio macchina La connessione