Il Sottosistema di Memoria

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1 Il Sottosistema di Memoria

2 Classificazione delle memorie Funzionalità Memoria di sola lettura (ROM) Memoria di lettura/scrittura Tecnologia Memoria a semiconduttori Memoria magnetica Memoria ottica Modalità d accesso Memoria ad accesso diretto (RAM) Memoria ad accesso sequenziale (unità a nastro) Memoria ad accesso semi diretto (dischi magnetici)

3 Parametri di valutazione Dimensioni: Indica il numero N di word da W bit presenti nella memoria. Tempo di accesso: Indica il tempo che intercorre tra l istante in cui è richiesta l informazione e l istante in cui è disponibile, espresso in ns Tempo di ciclo: il minimo intervallo tra due successivi accessi per lettura/scrittura in memoria. Potenza dissipata Costo

4 Memoria a semiconduttore ad accesso diretto: la RAM RAM: Random Access Memory Tempi di accesso indipendenti dalla posizione Statica o Dinamica Valutata in termini di ( GBytes Dimensione (fino a qualche ( ns Velocità (intesa come tempo di accesso solitamente in ( bit Dissipazione di potenza (in Watt assoluti o per ( aleatorio Costo (molto Integrazione (o densità) solitamente espressa in nm relativamente alla dimensione minima definibile del processo tecnologico utilizzato

5 RAM Statica Per memorizzare un bit sono necessari 4 o 6 trasistor Bassa densità e quindi bassa capacità per chip Alta potenza dissipata Bassi tempi di accesso alta velocità Usata per i registri interni al processore e per la Cache A 0 D 0 A 18 MEM D 7 WE CE OE

6 Indirizzamento bi-dimensionale La memoria tipicamente viene realizzata con una struttura a matrice, rigalaindirizzareperuna: partidueindivisovienel indirizzo o l altraperindirizzarelacolonna Address BUS Indirizzo della Colonna Indirizzo della Riga Decoder di Colonna Decoder di Riga Parola Indirizzata

7 Decodificatore riga Amplificatore Schema a blocchi di una SRAM 512Kx8 Buffer Ingresso A 0 I/O 0 Memory core A 9 I/O 7 Decodificatore colonna Circuiti di controllo WE OE CE A 10 A 18

8 Comandi di lettura/scrittura

9 Ciclo di Lettura in una SRAM Siforniscel indirizzo Si abilita il chip (CE) Siabilital uscita(oe) Indirizzi t RC indirizzo valido Iltempod accessot ACC è il tempo necessario per avere stabile istabilizzativoltaunal uscita segnalidicontrollod ingresso Il tempo minimo richiesto per indicatoèletturadil operazione con t RC (tempo di ciclo di lettura) Dati CE OE dati non validi t ACC t OE dati validi Nelle SRAM tipicamente t ACC =t RC WE

10 Ciclo di Scrittura in una SRAM La scrittura può essere svolta in 2 modi t WC Controllata da WE (il comando di scrittura è un impulso su WE) Controllata da CE (il comando di scrittura è un impulso su CE) 1. Viene fornito l indirizzo 2. Viene abilitato il chip 3. Vengono forniti i dati 4. Viene dato il comando di scrittura (che deve essere mantenuto per un tempo minimo indicato con t WP 5. La durata minima del ciclo di scrittura si indica con t WC (=t WP per le SRAM) Indirizzi Dati CE WE t WP indirizzo valido dati validi

11 RAM Dinamica Per memorizzare un bit è necessario 1 solo trasistor MOS Si sfrutta la carica immagazzinata nella capacità parassita del gate Alta densità e quindi alta capacità per chip Bassa potenza dissipata Necessita dei cicli di rinfresco per evitare la perdita di carica sulla capacità parassita Necessita di controllo di errore Bisogna indirizzare prima le righe e poi le colonne della ( byte matrice di bit (o Alti tempi di ciclo di lettura velocità più bassa delle statiche Per l interfacciamento con la CPU e la gestione del refresh necessitano, praticamente sempre, di un dispositivo chiamato DRAM Controller La linea Plate Line è collegata a massa La linea Word Line è collegata al gate La linea Bit Line è collegata al drain

12 RAM Dinamica

13 Classificazione delle DRAM Interfaccia asincrona (DRAM standard ): il processore deve attendere, in uno stato idle, il completamento dell operazione in memoria. Interfaccia sincrona (SDRAM): le operazioni sono in sincronia con clock del bus; con l'uso di opportuni latch si aumenta il parallelismo con la CPU (bus oltre i 66MHz).

14 DRAM: Organizzazione logica di memoria

15 Ciclo di Lettura in una DRAM t RC RAS CAS A Row Address Col Address Junk Row Address Col Address Junk WE OE t CAC Data High Z Junk Data Out High Z t RAC Output Enable Delay Data Out Early Read Cycle: OE asserted before CAS Late Read Cycle: OE asserted after CAS T RC >T RAC

16 Ciclo di scrittura in una DRAM

17 Lettura/Scrittura nella DRAM 1. Si immette sul bus indirizzi il Row Address 2. Si attiva il segnale RAS (Row Address Strobe) che agendo su un apposito Latch memorizza il Row Address ad uso interno 3. Il valore memorizzato nel Latch viene decodificato ed identifica una specifica riga (Row) nella matrice di memoria. 4. I segnali ed il bus vendono disasseriti, è finita la prima fase dell'accesso 5. Si immette sul bus indirizzi il Column Address 6. Si attiva il segnale CAS (Column Address Strobe) che agendo su un apposito Latch memorizza il Column Address 7. Il valore immagazzinato permette di individuare la colonna dove si trova il dato. L'incrocio tra colonna e riga individua univocamente la cella di memoria ed il suo contenuto viene inviato sul bus dati in caso di lettura, altrimenti il contenuto del bus dati viene scritto nella cella in caso di scrittura.

18 Relazione velocità CPU/velocità Memoria Siano f: frequenza del clock N: numero di cicli di clock richiesti dalla CPU per l accesso in memoria T = N / f essendo T il tempo richiesto dalla CPU per completare l operazione Per una RAM statica dev essere t acc < T Per una RAM dinamica dev essere t RC < T Se la memoria è lenta si devono introdurre dei cicli di Wait e la relazione diventa: T = (N+N w )/ f > t acc, t RC

19 Memory interleaving Per velocizzare l accesso alle memorie DRAM la memoria può essere organizzata in modo che word relative a indirizzi consecutivi vengano poste in chip di memoria diversi In questo modo basta un unico RAS per più word consecutive ind RowAd ColAd ModNum Row Addr Address Bus Modulo 0 Memory Address Modulo 1 Data Bus Col Addr Mod. Num Modulo 2 Modulo 3

20 Miglioramento delle prestazioni della DRAM asincrona FPM-DRAM (Fast Page Mode) Viene inviato una sola volta l'indirizzo di riga per più accessi consecutivi in memoria Valori tipici per FPM: o con celle da 70 ns o 60 ns (bus a 66 MHz).

21 Miglioramento delle prestazioni della DRAM asincrona ( out EDO-RAM (Extended Data Vengono aggiunti dei latch dati che mantengono il dato appena letto, consentendo di anticipare la disattivazione di CAS e l invio dell indirizzo della colonna successiva. Si può così ridurre il periodo t PC del segnale CAS\ dopo il primo accesso: il segnale CAS rimane disattivato per il minimo intervallo di tempo. Bus a 66 MHz, temporizzazione con memorie da ns ( out BEDO-RAM (Burst Extended Data Una logica interna permette di generare autonomamente i tre indirizzi consecutivi al primo Bus a 66 MHz, temporizzazione con memorie da ns

22 DRAM sincrone Sono caratterizzate da un'interfaccia sincrona Una volta inviati gli indirizzi la memoria esegue una serie di operazioni sincronizzate con il clock esterno e dopo un numero prefissato di cicli i dati vengono letti ( Synchronous ) S-DRAM I trasferimenti avvengono su un fronte del clock La SDRAM consente il trasferimento a burst Bus a 100 MHz, temporizzazione

23 DRAM Read

24 SDRAM Read

25 DDR-DRAM (Double Data Rate ) Sfrutta entrambi i fronti per trasferire i dati Permettono quindi un data rate doppio rispetto alle SDRAM tradizionali Di solito viene utilizzata un architettura dove l ampiezza del bus interno è doppia rispetto al bus esterno

26 Organizzazione della Memoria Data un processore che può indirizzare uno spazio di memoria di 2 N locazioni da W bit, l organizzazione della memoria dipende da diversi parametri Tipo di integrati, loro parallelismo e dimensione Parallelismo del BUS dati e dimensione complessiva desiderata

27 Organizzazione della memoria Nel caso in cui è disponibile un chip di memoria con Dimensione pari a quella di indirizzamento della CPU Parallelismo del chip pari a quello della CPU Parallelismo del bus pari a quello della CPU Si può usare la seguente organizzazione P A1 A14 A15 CE Chip Memoria 64K da 8 bit

28 Collegamento dei Chip di Memoria in Parallelo Dispongo di chip di memoria con parallelismo di 4 bit e voglio ottenere da questi un chip con parallelismo 8 bit -A15 64k x 4bit D0-D3 -A15 64K x 4bit E E 64K x 4bit E E D0-D7

29 Organizzazione con M chip di dimensione 2 N /M Dato uno spazio di memoria di 64K (2 16 ) byte, se abbiamo a disposizione 4 chip da 16K, possiamo utilizzare la seguente organizzazione 16K 16K 16K 16K P A1 A14 A15 0K-16K 16K-32K 32K-48K 48K-64K A13 A13 A13 A13 16K 16K 16K 16K

30 Chip di dimensione diversa Indirizzamento Gerarchico Indirizzi a 16 bit (memoria indirizzabile 64K) 16K 8K 8K 8K 8K 1 banco di memoria da 16K 4 banchi di memoria da 8K P A1 A14 A15 A13 48K 16K 0K-16K 16K-32K 32K-48K A13 A12 A12 8K 16K-24K 24K-32K 8K A12 A12 8K 8K 32K-40K A13 40K-48K

31 Chip di dimensione diversa Indirizzamento Gerarchico Indirizzi a 16 bit (memoria indirizzabile 64K) 3 banchi di memoria da 8K 2 banchi di memoria da 4K P A1 A12 A14 A15 A13 A14 A15 8K-16K 8K A12 48K 0K-8K 8K-16K 16K-24K 24K-32K 32K-40K 40K-48K 48K-56K 56K-64K 48K-56K 56K-64K 0K-4K 4K-8K 8K A12 8K A12 A11 4K A11 4K

32 Chip di dimensione diversa Indirizzamento Lineare Indirizzi a 16 bit (memoria indirizzabile 64K) 3 banchi di memoria da 8K 48K 2 banchi di memoria da 4K A11 0K-4K 4K A11 4K-8K 4K A12 8K-16K 48K-56K 56K-64K 8K A12 8K A12 8K P A1 A14 A15 A12 A13 A14 A15 0K-4K 4K-8K 8K-12K 12K-16K 16K-20K 20K-24K 24K-28K 28K-32K 32K-36K 36K-40K 40K-44K 44K-48K 48K-52K 52K-56K 56K-60K 60K-64K