Clock. Corso di Architettura degli Elaboratori. Latch di tipo SR. Circuiti combinatori e sequenziali. Il livello logico digitale: Memoria

Transcript

1 Corso di Architettura degli Elaboratori Il livello logico digitale: Memoria Matteo Baldoni Dipartimento di Informatica Università degli Studi di Torino C.so Svizzera, 85 I-49 Torino ~baldoni Clock: un circuito che emette una serie di impulsi con una specifica larghezza e intermittenza Tempo di ciclo di clock: intervallo fra i fronti corrispondenti di due impulsi consecutivi Fronte di salita di C, fronte di discesa di C, fronte di salita di C2, fronte di discesa di C2 Clock 5 MHz = 2 nsec di tempo di ciclo di clock 2 Circuiti combinatori e sequenziali Latch di tipo SR I circuiti sequenziali collegano alcune uscite di un circuito combinatorio con ingressi dello stesso circuito in modo da produrre dei cicli chiusi stato S = (temporaneamente) dopodiche`non ha nessun effetto R = (temporaneamente) dopodiche`non ha nessun effetto stato 3 Memoria di un bit: ricorda i valori di input precedenti Con R = S = ha due stati coerenti: stato e stato S = porta il latch allo stato, quindi non ha piu` nessun effetto (analogamente per R = ) Il circuito ricorda qual era l'ultimo S o R TestLatc hnor 4

2 Stato -> Stato : S = R = Stato -> Stato : S = R = S (set) viene impostato ad uno, R lasciato a zero Il valore in output del NOR in alto commuta, dal valore uno passa a zero Il valore zero, output per NOR in alto finisce come input del NOR in basso Stato 5 6 Stato -> Stato : S = R = Stato -> Stato : S = R = Anche il valore del NOR in basso commuta, passando dal valore zero al valore uno Il nuovo valore del NOR in basso finisce anche come input del NOR in alto Il NOR in alto non commuta in presenza del nuovo input Stato Se ora il valore dell'input S torna a zero il circuito rimane stabile nel nuovo stato, che chiamiamo Stato (l'output in Q è uno, in Q è zero) Se S venisse riportato a uno lo stato rimarrebbe sempre lo stesso, è uno stato stabile 7 8

3 Stato -> Stato : S = R = Stato -> Stato : S = R = Se vogliamo tornare nello Stato (Q = e Q = ) è necessario impostare R a uno Il NOR in basso commuta, l'output ora vale zero, questo finisce anche come input del NOR in alto 9 Stato -> Stato : S = R = Stato -> Stato : S = R = L'output del NOR in alto vale ora uno, questo è anche uno degli input del NOR in basso che non cambia di output Il circuito mantiene la sua impostazione anche se il valore di R torna ad essere zero, è uno stato stabile Stato 2

4 S=, R= S=, R= S=, R= S S S S 3 4 S=, R= S=, R= S=, R= S=, R= S S S S S=, R= S=, R= S=, R= 5 6

5 S=, R= S=, R= S=, R= S=, R= S=, R= S=, R= S S S S S=, R= S=, R= S=, R= S=, R= S= S= S=, R= S=, R= R= R= Q=, Q= 7 8 S=, R= S=, R= S=, R= S=, R= S=, R= S=, R= S S S S S=, R= S=, R= S= R= S= R= S= S= S=, R= R= S=, R= R= S= R=? S= R= S= S= S=, R= R= S=, R= R= Q=, Q= Q=, Q= 9 2

6 Latch di tipo SR sincronizzato Latch di tipo D sincronizzato Un clock garantisce che il latch cambi stato solo in certi momenti specifici Le porte AND abilitano gli input S e R solo quando il clock e`a (enable, strobe) TestLatchSR 2 R = S = ha come stato coerente con ambo gli output Quando R e S tornano a il latch passa in modo non deterministico allo stato o allo stato (a meno che uno non prevalga per un istante sull'altro) Il latch D evita questa ambiguita`: D = e clock = allora si ha lo stato, D = e clock = allora stato TestLatchD 22 Flip-flop di tipo D Flip-flop di tipo D crea un piccolo ritardo del segnale di clock latch di tipo D Un latch e`azionato dal livello )level triggered) Un flip-flop e`azionato dal fronte (edge triggered) La lunghezza dell'inpulso di clock non e`importante L'invertitore crea un piccolo ritardo alla propagazione del segnale a verso b Il latch D verra`attivato ad un ritardo fisso dopo il fronte di salita del clock (per l'attraversamento dell'and) TestFlipFlopD 23 24

7 Flip-Flop Registri Segnali di clock, preset, clear raggruppati insieme per formare un registro Invertitore come amplificatore del segnale di clock (a) latch di tipo D attivato con livello del clock (b) latch di tipo D attivato con livello del clock (c) flip-flop di tipo D attivato sul fronte di salita del clock (d) flip-flop di tipo D attivato sul fronte di discesa del clock Registri con buffer (non) invertente Organizzazione della memoria memoria 4 x 3 8 linee di input: 3 per i dati di input 2 per l'indirizzo Il buffer (non) invertente si comporta come un filo quando il control e alto L'output enable permette di (dis)connettere il registro dal bus di output [Tanenbaum, Structured Computer Organization, Third Edition, pagine 62-64, sez. 4.. e 4..2] 3 per i bit di controllo: CS per Chip Select RD per distingure tra read e write OE per abilitare l'output 3 per output Test-8bit-register 27 28

8 Organizzazione della memoria output enable flip-flop di tipo D Circuito multiplexer: decoder + andor decoder and-or + multiplexer buffer non invertenti: dispositivi tri-state 29 3 Organizzazione della memoria Chip di memoria decoder con abilitazione dell'output decoder flip-flop di tipo D n linee di indirizzo corrispondono a 2 n righe di flip-flop n linee di output corrispondono a n colonne di flip-flop multiplexer buffer non invertenti 4x3-memory I segnali possono essere attivi quando il livello e` basso o alto (specificato nel chip) Matrici n x n (b): selezione della colonna e della riga Test-memoria 3 32

9 Tipi di memoria: RAM Tipi di memoria: ROM RAM: random access memory SRAM: RAM statiche (flip-flop tipo D), estremamente veloci, utilizzate per realizzare le cache ROM: Read-Only Memory, utilizzati per dati che non devono essere modificati PROM (Programmable ROM) DRAM: RAM dinamiche (transistor con condensatore), vanno rinfrescati, offrono grandi capacita`ma piu`lente EPROM (Erasable PROM): memoria cancellabile medialte esposizione alla luce ultravioletta DRAM FPM (Fast Page Memory): organizzate in matrici DRAM EDO (Extended Data Output): con semplice pipeline per l'output SDRAM (Synchronous DRAM): usata inizialmente su cache e memorie centrali, dati e indirizzi controllati dallo stesso clock (33 MHz per le SDR, Single Data Rate) EEPROM (Electrically Erasable PROM): memoria cancellabile per mezzo di impulsi elettrici (ma molto piu` lente) FLASH (EEPROM cancellabile a blocchi) SDRAM-DDR (Double Data Rate): leggono sia nel fronte di salita che in quello di discesa (333/4 MHz), comparse inizialmente sulle schede video 33 34