Elementi di memoria Ciascuno di questi circuiti è caratterizzato dalle seguenti proprietà:

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1 I circuiti elettronici capaci di memorizzare un singolo bit sono essenzialmente di due tipi: LATCH FLIP-FLOP. Elementi di memoria Ciascuno di questi circuiti è caratterizzato dalle seguenti proprietà: è bistabile: a secondo dell ingresso memorizza o che mantiene (stati stabili) in assenza di input; ha due output (etichettati Q e Q) che sono sempre l uno il complemento dell altro Latch SR Realizzato con due porte NOR o due porte NAND, è dotato di due linee di ingresso: S (set porta Q allo stato stabile -memorizza ); R (reset porta Q allo stato stabile -memorizza ); e di due linee di uscita : Q Q che sono complementari. Caratteristiche funzionali del Latch SR Q t e Q t+ indicano lo stato prima e dopo la commutazione di uno degli ingressi. S R Q t+ Q t non ammesso Feedback e memoria (Latch) Per capire il funzionamento del Latch SR:. colleghiamo 2 porte NOR come in figura A causa del feedback Q funzionalmente dipendente da se stessa. Infatti poiché z = S + Q e Q = R + z si ha Q= R + (S + Q) = R ( S +Q) ovvero: Q= R ( S +Q) 2. aggiungiamo una connessione di feedback tale che l uscita dell una sia ingresso all altra. La Q di destra è diversa dalla Q di sinistra a causa del ritardo di propagazione.

2 Tenendo conto del tempo: Q(t) = R + (S + Q(t-)) = R ( S +Q(t-)) Spezzando il collegamento di feedback di un Latch SR, si ottiene una rete combinatoria con 2 porte NOR: In una rete con cicli ciascuna variabile va interpretata come una forma d onda temporale binaria (segnale binario nel tempo). t t3 t4 Cosa accade quando, S= ed A= Porta : S= A= Q n = Porta 2 (dopo sec):, Q n = Q = BQ B= Risulta quindi: Q n = Q A e B si trovano allo stesso livello logico (). Cosa accade quando, S= ed A= Porta : S =, A = Q n = Porta 2 (dopo, Q n = Q= B=Q B= Risulta quindi Q n = Q A e B si trovano allo stesso livello logico (). In presenza di feedback per S= ed sono possibili 2 situazio ni: Ipotizzando R = S = Q = cosa avviene quando R rimane invariato ( ) e S passa da a Porta : R= S = Q = Q n = Quando R = S = il segnale presente nella linea di feedback è stabile. 2

3 Porta 2 (dopo ): Q n = Q = Come si vede anche in questo caso Q n = Q Diagramma Temporale R =, S =, Q = R rimane invariato ( ) e S passa da a Per S= (Set) l uscita Q commuta da a (ovvero il Latch è stato settato a ). S= Q= La rete si trova nello stato S= Q= e al tempo t SS= S cambia S= Il segnale S= (funzione Set) ha fatto commutare l uscita Q da a ovvero Qn=il Latch è stato come si dice settato a. t3 t S= tx Cosa avviene quando S rimane invariato ( S= ) e Rpassa da a Porta 2: R= Qn= Q= Diagramma Temporale R =, S =, Q = S rimane invariato (S= ) ed R passa da a Porta (dopo ): S=, Q= Qn = Il segnale R= (funzione Reset) ha fatto commutare l uscita Q da a ovvero il Latch è stato come si dice resettato. S= Qn= t R= S= R= Q= La rete si trova nello stato S= e al tempo t R cambia in R= Il segnale R= (funzione Reset) commuta l uscita Q da a ovvero il Latch è stato resettato. Tutto resta immutato se dalla condizione S=,, si ritorna a,s=: Diagramma Temporale Dalla condizione S=,, si ritorna a S=, S= Q= t3 t S= Qn= Con Q = il Latch memorizza il fatto che l ultimo SS= gli è venuto dall'ingresso S, e continua a presentarlo in uscita Qn= anche se non più presente sul piedino S. 3

4 Tutto resta immutato anche se dalla configurazione R=,S= e Q= si passa alla configurazione (R ritorna a ) e S= Diagramma Temporale Da R=, S= e Q= si passa a(r ritorna a ) e S= S= Qn= t R= Q= Con Q= il Latch ha memorizzato che l ultimo gli è venuto dall'ingresso R, e continua a mantenerlo anche se il segnale sul piedino R ritorna a Abbiamo quindi dimostrato che Il Latch memorizza un singolo bit Tabella Caratteristica Con S=, le uscite Q= e sono entrambe ammissibili: se la configurazione di ingresso S= é stata preceduta nel tempo dalla configurazione S= ed R= avremo Q= se la configurazione di ingresso S= é stata preceduta nel tempo dalla configurazione S= ed avremo. Il valore delle uscite dipende, oltre che dai valori attuali, anche dalla sequenza dei valori precedenti delle variabili di ingresso. Il Latch non prevede la possibilita' di applicare un logico su entrambi gli ingressi S e R, se ciò accadesse l uscita del Latch risulterebbe imprevedibile (ad esempio potrebbe mettersi a oscillare ). Gli ingressi S,R sono detti ingressi di eccitazione. Q t+ è chiamata funzione stato successivo. S R Q t Q t+ - - Hold Reset Set non ammesso Tabella Caratteristica S R Q t Q t+ - - Tabella di Flusso SR Q t - - Diagramma degli stati Osservazione Il Latch è un automa di Moore perché l informazione prodotta in output è già codificata nello stato in cui viene a trovarsi l automa. se Q= darà in output se darà in output 4

5 Sistemi Sincroni e Asincroni Sistemi asincroni: i segnali di uscita cambiano ogni volta che uno o più ingressi cambiano. Sistemi sincroni : l'istante esatto in cui una qualsiasi uscita può cambiare é determinato da un segnale di "cadenza" detto clock. CLOCK: forma d onda impulsiva periodica a frequenza costante Diverse realizzazioni del Latch Latch asincroni: le transizioni di stato dipendono direttamente dalle variazioni delle varabili in ingresso Latch sincroni: le transizioni di stato sono regolate da segnali esterni di tipo impulsivi (o clock) Impulso: transizione della variabile logica da ad o viceversa. Tempo di ciclo del clock: l'intervallo di tempo fra due impulsi consecutivi. Latch Asincrono Il latch SR precedentemente analizzato è asincrono in quanto le sue uscite seguono le variazioni delle variabili in ingresso con un ritardo, che dipende dal ritardo delle sue porte. Diagramma Temporale Latch SR Asincrono S= Qn= Q= t R= t Latch Sincrono Latch Sincrono Nei Latch sincroni SR, oltre ad S ed R, esiste un input detto clock. Essendo il clock un onda quadra : quando il clock assume valore (livello basso) il Latch non può cambiare stato (l'uscita delle due AND è indipendentemente dai valori di S ed R). quando il clock assume valore, il Latch diventa sensibile alle variazioni di S ed R (comportandosi esattamente come quello asincrono). Latch sincrono in quanto le variabili di eccitazione S e R sono in AND con un segnale di clock. 5

6 Diagramma Temporale Latch SR Sincrono Latch JK CK S= Qn= Il latch JK rappresenta una soluzione, seppur parziale, al problema della configurazione S= ed R= del SR. Per evitare R=S= si portano i valori Q e Q n in AND con gli input del Latch. t + R= Q= Poiché Q =Q n una delle due AND ha necessariamente l'output a, conseguentemente ed non potranno mai risultare entrambi uguali a. Se il Latch è nello stato Q t = Per J = (set) e K= si avrà: R = ( And ) e S = ( And ) quindi commuta ossia Q t+ = se il Latch è nello stato Q t = per J = e K = si avrà: ( And ) e S= ( And ) quindi non commuta, ossia Q t+ = se il latch è nello stato Q t = per J = e K= si avrà: ( And ) e S= ( And ) quindi non cambia stato Q t+ = Se il Latch è nello stato Q t = Per J = e K = si avrà: R = ( And ) e S = ( And ) quindi non cambia stato Q t+ = 6

7 S=J Q se il Latch è nello stato Q t = per J = e K = (reset) si avrà: R = ( And ) e S = ( And ) quindi commuta Q t+ = se il Latch è nello stato Q t = per J = e K = si avrà: R = ( And ) e S = ( And ) quindi commuta Q t+ = se il Latch è nello stato Q t = per J = e K = si avrà: R = ( And ) e S = ( And ) quindi commuta Q t+ = Il comportamento del JK, nei 3 casi - - è uguale a quello del Latch SR. (J= e K=: Hold): lascia Q invariato ; ( J= e K=: Reset): pone Q a ; (J= e K=: Set): pone Q ad. (J=K=: Toggle): inverte i valori fra Q e Q; Hold Reset Set Toggle Latch D Latch D Latch D (derivato dal SR): presenta un solo segnale d ingresso D che invia ad S (D = S) e, attraverso un invertitore, ad R ( R = S ). Essendoci un unico ingresso D, sono possibili solo i due casi : S= R= S=. S R Q t Q t+ - - Il funzionamento del Latch - D lo si ricava da quello del Latch SR considerando possibili solo i due casi : S= e R= ; S= e. SD D Q t Q t+ Il Latch di tipo D (Data): l uscita ripete il segnale di ingresso. 7

8 Tabella Caratteristica D C Q t Q t+ Tabella di Flusso DC Q t Diagramma degli stati Diagramma Temporale Latch SR Sincrono CK S= Qn= t + R= Q= Latch level-triggering: configurazioni sensibili al livello del segnale di controllo. Nei Latch level-triggering durante uno stesso ciclo di clock è teoricamente possibile effettuare più operazioni di lettura e scrittura (cambi di stato). Flip-Flop Master-Slave Nei FLIP-FLOP (edge-triggering ) è consentita una sola operazione per ciclo di clock (sono evitate le fluttuazione del segnale di uscita) Nel FF Master-Slave si collegano due Latch in serie controllati con un segnale di clock opposto. Il Latch Master riceve gli ingressi, ed il Latch Slave produce le uscite. Nell esempio il Master è abilitato durante il livello basso, mentre lo Slave è abilitato durante il livello alto. Flip-Flop Master-Slave Nel FF Matser-Slave i cambiamenti di valori sulle uscite non dipendono dal valore della variabile di controllo (level-triggered), bensì dalla variazione di tale valore (edge-triggered). In forma sintetica la soluzione che si adotta è sintetizzabile con la seguente equazione: (-level-triggering ). (-level-triggering ) = (edge-triggering). Flip-Flop D Master-Slave Affinchè l input D modifichi l output (Q e Q') senza fluttuazioni ci vogliono due fasi, una in cui il segnale di clock sia alto () ed una in cui tale segnale sia basso (). Nel primo Latch l'input è abilitato quando CK= (fase di Master), mentre nel secondo quando CK= (fase di Slave). Flip-Flop JK Master-Slave Il flip-flop JK Master-Slave è implementato a partire da 2 Latch JK sincroni (n questo caso i Latch contengono un elemento in più il clock CK). 8

9 Anche in questo caso affinchè gli input ( J e K ) modifichino gli output ( Q e Q' ) senza fluttuazioni sono necessarie due fasi, una in cui il segnale di clock sia alto () ed una in cui tale segnale sia basso (). Infatti la coppia di AND più a sinistra nel disegno ha come input di controllo il segnale di clock stesso, mentre l'altra coppia h a come input di controllo il segnale di clock negato. 9