AB=AB. Porte logiche elementari. Livello fisico. Universalità delle porte NAND. Elementi di memoria: flip-flop e registri AA= A. Porta NAND.

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1 1 Elementi di memoria: flip-flop e registri Porte logiche elementari CORSO DI CALCOLATORI ELETTRONICI I CdL Ingegneria Biomedica (A-I) DIS - Università degli Studi di Napoli Federico II Livello fisico Porta NOT Porta NAND Universalità delle porte NAND Realizzazione di un circuito con un solo tipo di porta: equivale a un NOT AA= A Equivale a un AND Equivale a un OR AB=AB A+ B= A+ B = A B

2 2 Elementi di memoria A B I circuiti elettronici capaci di memorizzare un singolo bit sono essenzialmente di due tipi: LATCH e FLIP- FLOP Y = A+ AB= A (A B) A AB Latch e Flip-Flop sono caratterizzati dalle seguenti proprietà: sono bistabili - a secondo dell ingresso memorizzano o 1 che mantengono (stati stabili) anche in assenza di input; Y hanno due output (etichettati Q e Q) che sono sempre l uno il complemento dell altro Latch SR Realizzato con due porte NOR o due porte NAND, è dotato di due linee di ingresso: S (set porta Q allo stato stabile 1 -memorizza 1); R (reset porta Q allo stato stabile -memorizza ); e di due linee di uscita che sono complementari: Q Q Caratteristiche funzionali del Latch SR Q t e Q t+1 indicano lo stato prima e dopo la commutazione di uno degli ingressi. S R Q t+1 Q t non ammesso Feedback e memoria (Latch) Per capire il funzionamento del Latch SR: 1. colleghiamo 2 porte NOR come in figura A causa del feedback Q dipende funzionalmente da se stessa. Infatti poiché z = S + Q e Q = R + z si ha Q = R + (S + Q) = R ( S +Q) ovvero: Q = R ( S +Q) 2. aggiungiamo una connessione di feedback tale che l uscita dell una sia ingresso all altra. La Q di destra è diversa dalla Q di sinistra a causa del ritardo di propagazione.

3 3 Tenendo conto del tempo: Q(t) = R + (S + Q(t-1)) = R ( S +Q(t-1)) Spezzando il collegamento di feedback di un Latch SR, si ottiene una rete combinatoria con 2 porte NOR: Β Β In una rete con cicli ciascuna variabile va interpretata come una forma d onda temporale binaria (segnale binario nel tempo). 1 t1 t2 t3 t4 Cosa accade quando, ed A=1? Cosa accade quando, ed A=? Gli ingressi della porta 1 sono: A=1 Q n = Gli ingressi della porta 1 sono: S =, A = Q n = 1 Dopo sec gli ingressi della porta 2 sono:, Q n = Q = 1 B Q B=1 Dopo sec gli ingressi della porta 2 sono :, Q n = 1 Q= B Q B= Dopo 2 sec risulta quindi: Q n = Q B = A = Risulta quindi Q n = Q B = A = Ipotizzando R = S = Q = Cosa avviene quando R rimane invariato ( ) ed S passa da a 1? Porta 1: S = 1 Q = Q n = Gli ingressi della porta 2 (dopo sec): Qn = Q = 1 In conclusione, quando R = S = il segnale presente nella linea di feedback è stabile. Per S=1 (dopo 2 sec): Q commuta da a 1 (ovvero il Latch è stato settato a 1). 1

4 4 Diagramma Temporale R =, S =, Q = R rimane invariato ( ) e S passa da a 1 Cosa avviene quando e R passa da a 1? La rete si trova nello stato SS=1Q= e al tempo t 1 S cambia S=1 Porta 2: Qn= Q= Q= t1 S=1 tx Il segnale S=1 (funzione Qn= Set) ha fatto commutare l uscita Q da a 1 ovvero il Latch è stato come si dice settato a 1. Porta 1(dopo sec):, Q= Qn = 1 Il segnale (funzione Reset) ha fatto commutare l uscita Q da 1 a ovvero il Latch è stato resettato. 1 Diagramma Temporale R =, S =, Q = S rimane invariato ( ) ed R passa da a 1 Tutto resta immutato se dalla condizione: S=1,, Qn= t 1 Q= La rete si trova nello stato e al tempo t 1 R cambia in Il segnale (funzione Reset) commuta l uscita Q da 1 a ovvero il Latch è stato resettato. si ritorna a:, Diagramma Temporale Dalla condizione S=1,, si ritorna a, Tutto resta immutato anche se dalla configurazione:, e Q= Q= t1 S=1 t2 Qn= Con Q = 1 il Latch memorizza il fatto che l ultimo SS=1 1 gli è venuto dall'ingresso S, e continua a presentarlo in uscita Qn= anche se non più presente sul piedino S. si passa alla configurazione: e

5 5 Diagramma Temporale Da, e Q= si passa a(r ritorna a ) e Abbiamo quindi dimostrato che: il Latch memorizza un singolo bit Con S=, le uscite Q= e sono entrambe ammissibili: Qn= t1 t2 Q= Con Q= il Latch ha memorizzato che l ultimo 1 gli è venuto dall'ingresso R, e continua a mantenerlo anche se il segnale sul piedino R ritorna a se la configurazione di ingresso S= é stata preceduta nel tempo dalla configurazione ed avremo Q= se la configurazione di ingresso S= é stata preceduta nel tempo dalla configurazione S=1 ed avremo. Il valore delle uscite dipende, oltre che dai valori attuali, anche dalla sequenza dei valori precedenti delle variabili di ingresso. Tabella Caratteristica Tabella Caratteristica Il Latch non prevede la possibilita' di applicare un 1 logico su entrambi gli ingressi S e R, se ciò accadesse l uscita del Latch risulterebbe imprevedibile (ad esempio potrebbe mettersi a oscillare ). Gli ingressi S,R sono detti ingressi di eccitazione. Q t+1 è chiamata funzione stato successivo. S R Q t Q t Hold Reset Set non ammesso S R Q t Q t Tabella di Flusso SR Q t Diagramma degli stati Osservazione Il Latch è un automa di Moore perché l informazione prodotta in output è già codificata nello stato in cui viene a trovarsi l automa. Sistemi Sincroni e Asincroni Sistemi asincroni: i segnali di uscita cambiano ogni volta che uno o più ingressi cambiano. Sistemi sincroni: l'istante in cui l uscita può cambiare é determinato da un segnale di clock. CLOCK: forma d onda impulsiva periodica a frequenza costante se Q= darà in output se darà in output 1 Impulso: transizione della variabile logica da ad 1 o viceversa. Tempo di ciclo del clock: l'intervallo di tempo fra due impulsi consecutivi.

6 6 Diverse realizzazioni del Latch Latch asincroni: le transizioni di stato dipendono direttamente dalle variazioni delle varabili in ingresso Latch Asincrono Il latch SR precedentemente analizzato è asincrono in quanto le sue uscite seguono le variazioni delle variabili in ingresso con un ritardo, che dipende dal ritardo delle sue porte. Latch sincroni: le transizioni di stato sono regolate da segnali esterni di tipo impulsivo (o clock) Diagramma Temporale Latch SR Asincrono Latch Sincrono Nei Latch sincroni SR, oltre ad S ed R, esiste un input detto clock. Qn= t 1 t 2 Q= t 2 t 1 = 2 Le variabili di eccitazione S e R sono in AND con un segnale di clock. Latch Sincrono Essendo il clock un onda quadra: quando il clock assume valore (livello basso) il Latch non può cambiare stato (l'uscita delle due AND è indipendentemente dai valori di S ed R). quando il clock assume valore 1, il Latch diventa sensibile alle variazioni di S ed R (comportandosi esattamente come quello asincrono). Diagramma Temporale Latch SR Sincrono CK Qn= t 1 t t 1 + t 2 Q=

7 7 Latch JK Il latch JK rappresenta una soluzione, seppur parziale, al problema della configurazione S=1 ed del SR. Per evitare R=S=1 si portano i valori Q e Q n in AND con gli input del Latch. Poiché Q = Q n una delle due AND ha necessariamente l'output a, conseguentemente ed non potranno mai risultare entrambi uguali a 1. Se il Latch è nello stato Qt= Per J = 1(set) e K= si avrà: R = ( And ) e S = 1 (1 And 1) quindi commuta ossia Qt+1= se il Latch è nello stato Q t =1 per J = e K = si avrà: ( And 1) e ( And ) quindi non commuta, ossia Q t+1 = se il latch è nello stato Q t =1 per J = e K= si avrà: ( And 1) e ( And ) quindi non cambia stato Q t+1 = Se il Latch è nello stato Q t = Per J = e K = si avrà: R = ( And ) e S = ( And 1) quindi non cambia stato Q t+1 = se il Latch è nello stato Q t = 1 per J = e K = 1 (reset) si avrà: R = 1 (1 And 1) e S = ( And ) quindi commuta Q t+1 = 1 1 1

8 8 S=J Q se il Latch è nello stato Q t = per J = e K = 1 (reset) si avrà: R = 1 (1 And 1) e S = ( And ) quindi commuta Q t+1 = se il Latch è nello stato Q t = per J = 1 e K = 1 si avrà: R = (1 And ) e S = 1 (1 And 1) quindi commuta Q t+1 = se il Latch è nello stato Q t =1 per J = 1 e K = 1 si avrà: R = 1 (1 And 1) e S = (1 And ) quindi commuta Q t+1 = Il comportamento del JK, nei 3 casi è uguale a quello del Latch SR. (J= e K=: Hold): lascia Q invariato; 1 ( J= e K=1: Reset): pone Q a ; 1 (J=1 e K=: Set): pone Q ad (J=K=1: Toggle): inverte i valori fra Q e Q; Hold Reset Set Toggle Latch D Latch D Latch D (derivato dal SR): presenta un solo segnale d ingresso D che invia ad S (D = S) e, attraverso un invertitore, ad R ( R = S ). Essendoci un unico ingresso D, sono possibili solo i due casi : S=1. S R Q t Q t Il funzionamento del Latch D lo si ricava da quello del Latch SR considerando possibili solo i due casi : e ; S=1 e. S D D Q t Q t Il Latch di tipo D (Data): l uscita ripete il segnale di ingresso.

9 9 Alcune considerazioni riguardo il diagramma temporale del Latch SR Sincrono CK Qn= t 1 Latch level-triggering: configurazioni sensibili al livello del segnale di controllo. Nei Latch level-triggering durante uno stesso ciclo di Q= clock è teoricamente possibile effettuare più t 2 =t 1 +2 operazioni di lettura e scrittura (cambi di stato). Flip-Flop Master-Slave Nei FLIP-FLOP (bistabili edge-triggering) è consentita una sola operazione per ciclo di clock (sono evitate le fluttuazione del segnale di uscita) Nel FF Master-Slave si collegano due Latch in serie controllati con un segnale di clock opposto. Il Latch Master riceve gli ingressi, ed il Latch Slave produce le uscite. Nell esempio il Master è abilitato durante il livello basso, mentre lo Slave è abilitato durante il livello alto. Flip-Flop Master-Slave Nel FF Matser-Slave i cambiamenti di valori sulle uscite non dipendono dal valore della variabile di controllo (leveltriggered), bensì dalla variazione di tale valore (edgetriggered). In forma sintetica la soluzione che si adotta è sintetizzabile con la seguente equazione: (-level-triggering). (1-level-triggering) = (edge-triggering). Flip-Flop D Master-Slave Affinchè l input D modifichi l output (Q e Q') senza fluttuazioni ci vogliono due fasi, una in cui il segnale di clock sia alto (1) ed una in cui tale segnale sia basso (). Nel primo Latch l'input è abilitato quando CK= (fase di Master), mentre nel secondo quando CK=1 (fase di Slave). Flip-Flop JK Master-Slave Il flip-flop JK Master-Slave è implementato a partire da 2 Latch JK sincroni (in questo caso i Latch contengono un elemento in più il clock CK). Affinchè gli input (J e K) modifichino gli output senza fluttuazioni la coppia di AND più a sinistra nel disegno ha come input di controllo il segnale di clock stesso, mentre l'altra coppia ha come input di controllo il segnale di clock negato.

10 Il collegamento di 3 flip-flop JK NET realizza un contatore binario a tre bit. Sul display compaiono, ciclicamente, le cifre da a 7. Tenendo J e K dei tre flip-flop ad 1, ad ogni fronte di discesa applicato all ingresso CLK l uscita Q cambia di stato. 1