Tecniche di Progettazione Digitale Elementi di memoria CMOS e reti sequenziali p. 2

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1 Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali Valentino Liberali ipartimento di Tecnologie dell Informazione Università di Milano, 263 Crema liberali@dti.unimi.it liberali Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali p. efinizione di rete sequenziale Una rete sequenziale è una rete logica in cui l uscita dipende, oltre che dai valori attuali degli ingressi, anche dai valori precedenti degli ingressi. Una rete sequenziale ha memoria: l uscita dipende dagli ingressi e dalle variabili che descrivono lo stato interno di solito è realizzata con circuiti retroazionati Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali p. 2

2 Retroazione nei circuiti digitali Retroazione negativa: il percorso attraverso l anello di retroazione è invertente circuito oscillatore Retroazione positiva: il percorso attraverso l anello di retroazione è non invertente elemento di memoria Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali p. 3 Retroazione negativa Oscillatore ad anello ( ring oscillator ): La retroazione negativa dà un circuito oscillatore a causa dei tempi di propagazione dei segnali. Se i tempi di propagazione fossero nulli, il circuito retroazionato avrebbe un solo punto di lavoro stabile. La frequenza dell oscillatore è f = 2 k t d,k dove i t d,k sono i ritardi delle porte logiche lungo l anello. Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali p. 4 2

3 Retroazione positiva Latch: La retroazione positiva dà un circuito con memoria: il segnale logico immagazzinato si mantiene fino a che il circuito rimane alimentato. È una memoria statica, perché il dato immagazzinato non deve essere rinfrescato; volatile, perché il dato viene perso con lo spegnimento del circuito. Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali p. 5 Latch W W Per memorizzare nel latch il dato in ingresso, occorre una coppia di interrruttori: quando W =, il dato viene letto e memorizzato nel latch; quando W =, si chiude l anello di retroazione e il latch mantiene il dato memorizzato. Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali p. 6 3

4 Interruttori CMOS (/2) e x La coppia di transistori MOS pilotati dai segnali opposti e ed e si comporta da interruttore: quando e = (ed e = ) entrambi i transistori MOS sono accesi, e quindi = x; quando e = (ed e = ) entrambi i transistori MOS sono spenti, e quindi è isolato da x. e Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali p. 7 Interruttori CMOS (2/2) e x Come interruttore, si usa una coppia di transistori MOS complementari anziché un solo transistore, perché: il transistore NMOS conduce bene quando e = e x = ; il transistore PMOS conduce bene quando e = e x =. Infatti, questi sono i casi in cui le tensioni v GS dei due transistori hanno il massimo valore assoluto. e Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali p. 8 4

5 Multiplexer (MUX) a b s a s b È costituito da due interruttori CMOS pilotati da s e s; trasmette all uscita uno dei due ingressi (a o b): = a s + b s Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali p. 9 Latch level-sensitive (/2) Per immagazzinare il dato nel latch, si usa un multiplexer (MUX): quando S =, il circuito trasmette all uscita il dato in ingresso ; quando S =, il circuito mantiene l ultimo valore letto. S Latch negativo Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali p. 5

6 Latch level-sensitive (2/2) S Latch positivo uesti tipi di latch non sono veri elementi di memoria, perché sono sensibili al livello del segnale S, anziché al fronte di salita (o di discesa). Un vero elemento di memoria utilizzabile nei circuiti sincroni deve essere sensibile ai fronti (di salita o di discesa) del segnale di clo. Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali p. Temporizzazione del latch (/3) S Il latch funziona correttamente se sono verificate le seguenti condizioni: uando il bit di selezione S passa da a, il bit di ingresso non deve cambiare. Il bit di selezione deve avere una durata minima sia al valore sia al valore. Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali p. 2 6

7 Temporizzazione del latch (2/3) Tempo di set-up t su : è il tempo di propagazione dall ingresso all uscita (quando S = ); l ingresso deve rimanere costante per almeno un tempo di set-up prima del fronte di salita di S. Tempo di hold t h : è il tempo di propagazione attraverso gli interruttori del MUX; dopo il fronte di S, l ingresso deve rimanere costante per almeno un tempo di hold. tempo di setup tempo di hold Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali p. 3 Temporizzazione del latch (3/3) urata minima del bit di selezione t s,min : è il tempo minimo per cui il bit S dave rimanere costante, affinché gli interruttori del MUX commutino completamente. a b s a s b Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali p. 4 7

8 Registro edge-triggered (/4) Collegando in cascata un latch negativo e uno positivo si ottiene il registro sensibile al fronte di salita: M Positive edge-triggered dela flip-flop Il primo latch ( master ) memorizza il dato quando =, il secondo latch ( slave ) memorizza il dato quando = elemento di memoria per l intero periodo di clo Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali p. 5 Registro edge-triggered (2/4) Collegando in cascata un latch positivo e uno negativo si ottiene il registro sensibile al fronte di discesa: M Negative edge-triggered dela flip-flop Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali p. 6 8

9 Registro edge-triggered (3/4) Simbolo del registro ETFF: Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali p. 7 Registro edge-triggered (3/4) Temporizzazione del registro: Tempo di set-up t su : l ingresso deve rimanere costante per almeno un tempo di set-up prima del fronte di salita del clo. Tempo di hold t h : l ingresso deve rimanere costante per almeno un tempo di hold. urata minima del semiperiodo di clo t /2,min : è il tempo minimo per cui il clo dave rimanere costante. Tempo di propagazione all uscita t,q : è il ritardo con il bit si presenta all uscita dopo il fronte del clo. Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali p. 8 9

10 Massima frequenza di funzionamento In generale, gli ingressi e le uscite di un blocco combinatorio C sono collegati a registri: La frequenza massima di funzionamento dipende dalla somma dei ritardi della logica combinatoria t d (considerando il caso peggiore), e dai tempi di propagazione t,q e di set-up t su dei registri: C f,max = T,min = 2 t,q +t d +t su 2 Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali p. 9 Bibliografia Per un approfondimento sugli elementi di memoria: N.H.E. Weste and K. Eshraghian, Principles of CMOS VLSI esign: A Sstems Perspective (2nd edition). Addison-Wesle, Reading, MA, USA, 993 Paragrafo 5.5. Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali p. 2