Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II)

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1 Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) Valentino Liberali Dipartimento di Tecnologie dell Informazione Università di Milano, 263 Crema liberali@dti.unimi.it liberali Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. Guasto bridging (o short ) È un cortocircuito tra due nodi di segnale. Le cause fisiche sono le stesse del guasto stuck-at (mancanza di isolante tra due metal sovrapposte, oppure metal non rimossa tra due fili paralleli sullo stesso livello), ma l analisi degli effetti è condotta in modo diverso. Può essere: NFBF (Non-Feedback Bridging Fault): il cortocircuito NON intruduce percorsi di retroazione FBF (Feedback Bridging Fault): il cortocircuito intruduce almeno un percorso di retroazione Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. 2

2 Non-Feedback Bridging Fault (/3) Di solito si verifica tra due ingressi di una porta logica. Le due porte logiche che pilotano i segnali hanno le uscite cortocircuitate due porte con le uscite in cortocircuito si comportano come una sola porta logica, dal funzionamento più complesso Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. 3 Non-Feedback Bridging Fault (2/3) Quando i due segnali dovrebbero assumere valori logici diversi, sono attivi il pull-up di una porta e il pull-down dell altra porta logica. Occorre verificare quale dei due prevale. Se β pull-up > β pull-down, allora il bridging porta entrambi i nodi a ; se invece β pull-up < β pull-down, allora i nodi sono a. Nota: per effetto delle variazioni statistiche del processo di fabbricazione, i parametri dei transistori MOS possono variare di ±2 %. Se β pull-up β pull-down (entro ±2 %), allora il bridging porta i nodi ad un valore logico indeterminato (X), e il test non è possibile. Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. 4 2

3 Non-Feedback Bridging Fault (3/3) β pull-up e β pull-down possono dipendere dal numero di transistori MOS accesi in parallelo: ad esempio, per una porta NOR, β pull-down = 2β n se a = b = ; mentre β pull-down = β n se a = e b = o viceversa. Propagazione all indietro e in avanti come nal caso del guasto stuck-at. Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. 5 Feedback Bridging Fault Retroazione negativa: oscillatore ad anello ( ring oscillator ) Retroazione positiva: circuito con memoria Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. 6 3

4 Guasto open È dovuto alla mancanza di un contatto o di una parte di metal. Può trasformare un circuito combinatorio in un circuito sequenziale. Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. 7 Approcci al collaudo Le tecniche per migliorare della collaudabilità vanno sotto il nome di Design-for-Test o Design-for-Testability (DfT) inteso in senso lato. Queste tecniche possono essere suddivise in: DfT in senso stretto, quando la collaudabilità viene migliorata semplicemente aumentando la controllabilità e l osservabilità dei nodi interni; BIST (Built-In Self-Test), quando il circuito svolge al suo interno alcune funzioni tipiche della macchina di test (generazione di segnali di test; analisi della risposta) On-Line Test, quando è possibile effettuare il collaudo durante il funzionamento normale Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. 8 4

5 Design-for-Test Le tecniche di Design-for-Test o Design-for-Testability (DfT) in senso stretto migliorano la collaudabilità semplicemente aumentando la controllabilità e l osservabilità dei nodi interni. Questo risultato può essere ottenuto con tecniche ad hoc: il progettista deve inserire nel circuito percorsi appositi solo per i segnali di test; con approcci strutturati: l esempio tipico è il cosiddetto scan-based testing, in cui il software per la progettazione automatica inserisce automaticamente le risorse occorrenti per il collaudo. Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. 9 DfT ad hoc (/2) Le tecniche ad hoc prevedono l inserimento di multiplexer, che hanno lo scopo di permettere la collaudabilità separata dei blocchi funzionali di un sistema, abilitando l invio di segnali di test dagli ingressi primari al singolo blocco, e l invio delle relative uscite alle uscite primarie del circuito. Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. 5

6 DfT ad hoc (2/2) Criteri generali per la collaudabilità: partizionare i circuiti sequenziali grandi; aggiungere punti di test (controllo e osservazione); aggiungere multiplezer; prevedere il reset (per partire da uno stato noto); se necessario, disabilitare il clock normale e applicare un clock di test. Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. Scan-based test Si modifica tutta la parte sequenziale del sistema, sostituendo ad ogni registro uno shift-register-latch (SRL). SRL: registro master-slave a due ingressi, con: stadio master per funzionamento normale, con ingresso dati (D) e clock (C); stadio master per funzionamento in modalità test, con ingresso dati (I) e clock (A); stadio slave, che riceve l uscita del master ed è pilotato dal clock attivo (C oppure A). L uscita di ogni registro è collegata all ingresso I del registro successivo, formando uno scan path che viene abilitato durante il collaudo. Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. 2 6

7 Built-In Self Test (BIST) Le tecniche di BIST prevedono l integrazione nel sistema di funzioni per: la generazione dei vettori di test (TPG: Test Pattern Generation) l analisi delle risposte (ORA: Output Response Analysis) per ottenere un informazione compressa ( signature ). Questo semplifica l interfaccia con la macchina di test. Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. 3 Boundary scan digitale IEEE 49. (/3) Tecnica strutturata e ben definita (standard IEEE 49.), nota anche come JTAG (Joint Test Action Group), dal nome del gruppo di lavoro che la propose. Scopo: definire un interfaccia standard da usare per il collaudo su scheda. L intefaccia deve garantire l accessibilità di ogni pin di circuito integrato, in modo da permettere il collaudo sia del singolo chip sia delle interconnessioni sulla scheda. Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. 4 7

8 Boundary scan digitale IEEE 49. (2/3) Obiettivo: minimizzare l overhead in termini di pin aggiuntivi. Il boundary scan prevede 4 pin obbligatori + pin opzionale: TDI (test data in) TDO (test data out) TCK (test clock) clock normale! TMS (test mode select) TRST (test reset) che può non esserci, c è un altro pin di reset Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. 5 Boundary scan digitale IEEE 49. (3/3) CORE CELLS TAP Controller Test Access Port (TAP) TDI TMS TCK TRST TDO Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. 6 8

9 Collaudo delle interconnessioni su scheda DUT DUT 2 CORE CELLS CORE CELLS TAP Controller TAP Controller TDO TDI TDI TMS TCK TRST TDO Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. 7 Cella di boundary Scan out Signal in D Q D Q Signal out Scan in Shift / Clock Load A Clock B Mode Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. 8 9

10 Registro istruzione e registri dati Boundary Scan Registers Data Registers (DR) Device ID Register Bypass Register M U X M U X Instruction Register (IR) TAP Controller Test Access Port (TAP) TDI TMS TCK TRST TDO Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. 9 TAP controller diagramma degli stati Test-Logic-Reset Run-Test/Idle Select-DR-Scan Select-IR-Scan Capture-DR Capture-IR Shift-DR Shift-IR Exit-DR Exit-IR Pause-DR Exit2-DR Pause-IR Exit2-IR Update-DR Update-IR Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. 2

11 Bibliografia N.H.E. Weste and K. Eshraghian, Principles of CMOS VLSI Design: A Systems Perspective (2nd edition). Addison-Wesley, Reading, MA, USA, 993 Capitolo 7. Elettronica dei Sistemi Digitali Il test nei sistemi elettronici: guasti catastrofici e modelli di guasto (parte II) p. 2